JPS61147577A - 相補型半導体装置 - Google Patents
相補型半導体装置Info
- Publication number
- JPS61147577A JPS61147577A JP59268384A JP26838484A JPS61147577A JP S61147577 A JPS61147577 A JP S61147577A JP 59268384 A JP59268384 A JP 59268384A JP 26838484 A JP26838484 A JP 26838484A JP S61147577 A JPS61147577 A JP S61147577A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- layer
- heterojunction
- channel
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/05—Manufacture or treatment characterised by using material-based technologies using Group III-V technology
Landscapes
- Junction Field-Effect Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ｎチャネルヘテロ接合電界効果トランジス
タと、ｐチャネルヘテロ接合電界効果トランジスタとを
もって構成される相補型半導体装置に関する。
タと、ｐチャネルヘテロ接合電界効果トランジスタとを
もって構成される相補型半導体装置に関する。
ヘテロ接合電界効果トランジスタ（ヘテロ接合ＦＥＴ
）とは異種半導体間のヘテロ接合界面に生ずる２次元
的に分布する高移動度の電子ガスを利用した電界効果ト
ランジスタである。代表的な構造を第２図に示す。ｒ、
’ＨＡＢ の電子親和力に比べてＧａ−４−／−ＡＩ
の電子親和力の方が小さいので、２３のｎ 型Ｇａ
ｈｌＡ虐 層中の電子は２２のアンドープＧａＡｓ
層に注入され、ＧａＡｓ とＧＢン仏ＩＩ のヘ
テロ接合界面のＧａＡＢ 側に′１子が蓄積されチャ
ネルを形成する。電子の濃度は２４のゲート電極を制御
されるので、このゲート電極をはさんで両側に設けられ
ている入出力電極すなわち、ソース、ドレーン電極２５
゜２６間の電流がゲート電極に印加する電圧でコントロ
ールすることができる。
）とは異種半導体間のヘテロ接合界面に生ずる２次元
的に分布する高移動度の電子ガスを利用した電界効果ト
ランジスタである。代表的な構造を第２図に示す。ｒ、
’ＨＡＢ の電子親和力に比べてＧａ−４−／−ＡＩ
の電子親和力の方が小さいので、２３のｎ 型Ｇａ
ｈｌＡ虐 層中の電子は２２のアンドープＧａＡｓ
層に注入され、ＧａＡｓ とＧＢン仏ＩＩ のヘ
テロ接合界面のＧａＡＢ 側に′１子が蓄積されチャ
ネルを形成する。電子の濃度は２４のゲート電極を制御
されるので、このゲート電極をはさんで両側に設けられ
ている入出力電極すなわち、ソース、ドレーン電極２５
゜２６間の電流がゲート電極に印加する電圧でコントロ
ールすることができる。
一方、これとは逆の特性を持つ、ｐチャネルヘテロ接合
ＦＥＴ の１例を第３図に示す。ｎチャネルヘテロ接合
ＦＥＴ との違いはＧａん仏８ 層２３′がｐ型にド
ープされていて、ヘテロ接合界面にホールが蓄積される
ことである。
ＦＥＴ の１例を第３図に示す。ｎチャネルヘテロ接合
ＦＥＴ との違いはＧａん仏８ 層２３′がｐ型にド
ープされていて、ヘテロ接合界面にホールが蓄積される
ことである。
ところでこれらのヘテロ接合ＦＥＴ はＧａＡｓ層２２
より上にＧａＡＪＪｌ 層２３を形成しても下に形成し
ても、それぞれ膜の厚さやキャリアのドープ量などの条
件を適当に調整してやればトランジスタ動作を行う。さ
らにノーマリオン型もノーマリオフぶちこれらの条件を
適当に選ぶことにより製造可能である。
より上にＧａＡＪＪｌ 層２３を形成しても下に形成し
ても、それぞれ膜の厚さやキャリアのドープ量などの条
件を適当に調整してやればトランジスタ動作を行う。さ
らにノーマリオン型もノーマリオフぶちこれらの条件を
適当に選ぶことにより製造可能である。
ヘテロ接合電界効果トランジスタの特徴はキャリアの供
給層がキャリアの走行するチャネル領域から分離されて
いるために、キャリアが高移動度を有することである。
給層がキャリアの走行するチャネル領域から分離されて
いるために、キャリアが高移動度を有することである。
従って、これを利用して相補型回路を構成すれば非常に
良好な性能を得る可能性がある。
良好な性能を得る可能性がある。
ところで、一般にヘテロ接合ＦＥＴ を製作する際は
分子線エピタキシー（ＭＢＥ）法によりあらかじめ積層
膜を成長しておき、次にエツチング、電極形成等の工程
を行う。従って、同一ウェーハ上の一部分をｐ型にドー
プし、他の一部分をｎｆｉにドープすることは非常に困
難である。また、ｎチャネルのヘテロ接合ＰＥＴ は電
子供給層であるＧａ １− ＸＡ−ｔｘＡ−のＸが０．
３付近で良好なＦＥＴ 特性を示すのに対し、ｐチャ
ネルのヘテロ接合ＦＥＴ はＸが、より大きい領域で
良好な特性を示す。従ってｎチャネルヘテロ接合ＦＥＴ
とｐチャネルヘテロ接合ＦＥＴ とではＱＢＡＪ
ＡＨ層のＭ濃度を変えることが望ましい。
分子線エピタキシー（ＭＢＥ）法によりあらかじめ積層
膜を成長しておき、次にエツチング、電極形成等の工程
を行う。従って、同一ウェーハ上の一部分をｐ型にドー
プし、他の一部分をｎｆｉにドープすることは非常に困
難である。また、ｎチャネルのヘテロ接合ＰＥＴ は電
子供給層であるＧａ １− ＸＡ−ｔｘＡ−のＸが０．
３付近で良好なＦＥＴ 特性を示すのに対し、ｐチャ
ネルのヘテロ接合ＦＥＴ はＸが、より大きい領域で
良好な特性を示す。従ってｎチャネルヘテロ接合ＦＥＴ
とｐチャネルヘテロ接合ＦＥＴ とではＱＢＡＪ
ＡＨ層のＭ濃度を変えることが望ましい。
この発明は上述した困難をとりのぞき、製造が容易で良
好な特性を持つｎチャネルヘテロ接合ＦＥＴ とｐチ
ャネルヘテロ接合ＦｇＴ から構成される相補型半導体
装置を提供することを目的とする。
好な特性を持つｎチャネルヘテロ接合ＦＥＴ とｐチ
ャネルヘテロ接合ＦｇＴ から構成される相補型半導体
装置を提供することを目的とする。
この発明の概要を図面を用いて説明する。第１図はこの
発明の基本的構造を模式的に示したものである。図中１
はたとえば半絶縁性ＧａＡｇ基板のような高抵抗半導体
基板、２はたとえばＧａＡ、／７〜８ のようなバンド
ギャップの広い第１の半導体でｎ型にドープしてあり、
電子の供給層となる層である。３は第１の半導体よりも
バンドギャップが狭く電子親和力が大きい、たとえばＧ
ａＡｓ のような第２の半導体で、アンドープあるい
はわずかにＰｕｔかｎ型にドープされている。４は第２
半導体よりもバンドギャップの広い、たとえばＧａＡム
Ｓ のような第３の半導体でｐ型にドープされており、
正孔の供給層となる層である。５はｐ型ＧａＡｔＡｓ
とアンドープＧａＡｓとのヘテロ接合界面のＧａＡａ
側に蓄積される正孔である。６はｐ型ゲート電極で
、ゲート下の正孔濃度をコントロールする。７と８はｐ
型ゲート逍極の両側に配置されたｐ型入出力電極で、５
〜８でもってｐチャネルのヘテロ接合ＦＥＴを形成して
いる。９はｎ型ＧａＡＩＡ ｓ とアンドープＧａＡ
ｓ とのヘテロ接合界面のＧａＡｍ 側に蓄積され
る電子である。１０はｎ型ゲート′電極で、ｐ型ＧａＡ
Ｊ＠ とアンドープＧａＡｇ の一部分をとり除い
たのちアンドープＱＢノｓ、ｓ の上に設けられてい
て、ｉ型ゲート直下の電子濃度を制御する。
発明の基本的構造を模式的に示したものである。図中１
はたとえば半絶縁性ＧａＡｇ基板のような高抵抗半導体
基板、２はたとえばＧａＡ、／７〜８ のようなバンド
ギャップの広い第１の半導体でｎ型にドープしてあり、
電子の供給層となる層である。３は第１の半導体よりも
バンドギャップが狭く電子親和力が大きい、たとえばＧ
ａＡｓ のような第２の半導体で、アンドープあるい
はわずかにＰｕｔかｎ型にドープされている。４は第２
半導体よりもバンドギャップの広い、たとえばＧａＡム
Ｓ のような第３の半導体でｐ型にドープされており、
正孔の供給層となる層である。５はｐ型ＧａＡｔＡｓ
とアンドープＧａＡｓとのヘテロ接合界面のＧａＡａ
側に蓄積される正孔である。６はｐ型ゲート電極で
、ゲート下の正孔濃度をコントロールする。７と８はｐ
型ゲート逍極の両側に配置されたｐ型入出力電極で、５
〜８でもってｐチャネルのヘテロ接合ＦＥＴを形成して
いる。９はｎ型ＧａＡＩＡ ｓ とアンドープＧａＡ
ｓ とのヘテロ接合界面のＧａＡｍ 側に蓄積され
る電子である。１０はｎ型ゲート′電極で、ｐ型ＧａＡ
Ｊ＠ とアンドープＧａＡｇ の一部分をとり除い
たのちアンドープＱＢノｓ、ｓ の上に設けられてい
て、ｉ型ゲート直下の電子濃度を制御する。
１１と１２はｎ型制御電極の両側に配置されたｎ型入出
力電極で、９〜ノ２でｎチャネルヘテロ接合ＦＥＴ
を形成している。
力電極で、９〜ノ２でｎチャネルヘテロ接合ＦＥＴ
を形成している。
これら２つのヘテロ接合ＦＥＴ はノーマリオフ特性を
有するようにｎ型ＧａＡＬＳ、ａ 層、ｐ型ＱＢＡｔ
Ａｇ層およびアンド−ＺＧａＡｓ 層とアンドープＧ
ａＡｓ 層を除去する部分の厚さ、また、不純物のドー
プ量を調整しである。
有するようにｎ型ＧａＡＬＳ、ａ 層、ｐ型ＱＢＡｔ
Ａｇ層およびアンド−ＺＧａＡｓ 層とアンドープＧ
ａＡｓ 層を除去する部分の厚さ、また、不純物のドー
プ量を調整しである。
これらヘテロ接合ＦＥＴ をたとえば第１図のように
結線すれば相補型インバーター回路として動作する。
結線すれば相補型インバーター回路として動作する。
第１図杜ｎチャネルヘテロ接合ＦＥＴ が下側にｐチャ
ネルヘテロ接合ＦＥＴ が上側に配置されているが、両
者の上下を反対にした構造も可能である。その場合は半
絶縁性基板上に、まず、ｐ型ＧａＡ−／Ａｓ を次に
アンドープＧａＡｓ、更にｎ型ＧａＡｔ−ｋｇ の順
に積層した積層膜を用いればよい。
ネルヘテロ接合ＦＥＴ が上側に配置されているが、両
者の上下を反対にした構造も可能である。その場合は半
絶縁性基板上に、まず、ｐ型ＧａＡ−／Ａｓ を次に
アンドープＧａＡｓ、更にｎ型ＧａＡｔ−ｋｇ の順
に積層した積層膜を用いればよい。
また、ヘテロ接合ＦＥＴ の特性を改善するために行わ
れている工夫、たとえば、アンドープＧａＡＡＡａ
をアンドープＧａＡｓ とドープしたＧａＡｊＡａ
の間に入れることなども同様に可能である。
れている工夫、たとえば、アンドープＧａＡＡＡａ
をアンドープＧａＡｓ とドープしたＧａＡｊＡａ
の間に入れることなども同様に可能である。
次に本発明による効果をやはり第１図を参照して説明す
る。ヘテロ接合ＦＥＴ は良質なヘテロ接合界面と、高
精度にコントロールされた各層の膜厚とドープ量をもっ
て、初めて動作が可能になるので、一般に分子線コピタ
キシ法等により成長した積層膜にエツチングや電極づけ
を行って素子を製作する０従って、シリコンＭ ＯＳ
Ｆ Ｅ Ｔのように、拡散等により、同一ウニ−バー上
の一部分をｐ型に他の一部分をｎ型にドープすることは
非常に困難である。本発明による構造はこの困難をとり
除き、積層膜上にｎチャネへヘテロ接合ＦＦＪＴ と
ｐチャネルヘテロ接合ＦＥＴ を容易に形成させうる
ものである。
る。ヘテロ接合ＦＥＴ は良質なヘテロ接合界面と、高
精度にコントロールされた各層の膜厚とドープ量をもっ
て、初めて動作が可能になるので、一般に分子線コピタ
キシ法等により成長した積層膜にエツチングや電極づけ
を行って素子を製作する０従って、シリコンＭ ＯＳ
Ｆ Ｅ Ｔのように、拡散等により、同一ウニ−バー上
の一部分をｐ型に他の一部分をｎ型にドープすることは
非常に困難である。本発明による構造はこの困難をとり
除き、積層膜上にｎチャネへヘテロ接合ＦＦＪＴ と
ｐチャネルヘテロ接合ＦＥＴ を容易に形成させうる
ものである。
ま、た、図中２のＩｌ型ＧａＡｊＡｓ と４のｐ型Ｇ
ａ−’ＪＡｔ＋ のＡｔ の濃度はそれぞれ任意に選
ぶことができるので、ｐチャネルヘテロ接合ＦＥＴとｎ
チャネルヘテロ接合ＦＥＴ がそれぞれ最も良好な特性
を示す４（ｔ の濃度を選ぶことができる〇 一般にｐ型ドープ層とｎ型ドープ層とではン１ットキー
接合の障壁の高さが異っているので順方向逆方向の耐圧
も異っている。第１図〆のような構造にすればｐ型ゲー
ト電極の直下にたとえばｎ“ ドープ層を適当にはさむ
ことによりｐチャネルヘテロ接合ＦｇＴ とｎチャネ
ルヘテロ接合ＦＥＴ の耐圧をそろえることもできる。
ａ−’ＪＡｔ＋ のＡｔ の濃度はそれぞれ任意に選
ぶことができるので、ｐチャネルヘテロ接合ＦＥＴとｎ
チャネルヘテロ接合ＦＥＴ がそれぞれ最も良好な特性
を示す４（ｔ の濃度を選ぶことができる〇 一般にｐ型ドープ層とｎ型ドープ層とではン１ットキー
接合の障壁の高さが異っているので順方向逆方向の耐圧
も異っている。第１図〆のような構造にすればｐ型ゲー
ト電極の直下にたとえばｎ“ ドープ層を適当にはさむ
ことによりｐチャネルヘテロ接合ＦｇＴ とｎチャネ
ルヘテロ接合ＦＥＴ の耐圧をそろえることもできる。
以下、本発明の一実施例を第４図を参照して説明する。
まず、分子線エピタキシ法で第４図（、）に示すような
積層膜を形成した。図中４１はＣｒ ドープ半絶縁性
基板、４２は８１ ドープＧａ６・７！￥ｚｏ−ｓ”
’ でｎチャネルヘテｕＪ 合Ｆ Ｅ Ｔのキャリア
供給層となる層、４３はアンドーフＧ３６ａｙＡム、３
Ａ−スペーサ一層、４４はアンドープＧａＡｓ、 ４５
はアンドープＧａｏ−５Ａ１４−ｓＡｌｌで、エツチン
グのストッパーとなる層、４６社アンドープＧａＡｓ、
４７はアンドープＧａ６．、Ａ４．、Ａｓ ：ｘペー
サ一層、４８はＢｅ ドープｐ型Ｇａｏ＊ｓ”−１！
−ｏ−ｓＡｌｌ で、ｐチャネルヘテロ接合ＦＥＴ
のキャリア供給層となる層である。
積層膜を形成した。図中４１はＣｒ ドープ半絶縁性
基板、４２は８１ ドープＧａ６・７！￥ｚｏ−ｓ”
’ でｎチャネルヘテｕＪ 合Ｆ Ｅ Ｔのキャリア
供給層となる層、４３はアンドーフＧ３６ａｙＡム、３
Ａ−スペーサ一層、４４はアンドープＧａＡｓ、 ４５
はアンドープＧａｏ−５Ａ１４−ｓＡｌｌで、エツチン
グのストッパーとなる層、４６社アンドープＧａＡｓ、
４７はアンドープＧａ６．、Ａ４．、Ａｓ ：ｘペー
サ一層、４８はＢｅ ドープｐ型Ｇａｏ＊ｓ”−１！
−ｏ−ｓＡｌｌ で、ｐチャネルヘテロ接合ＦＥＴ
のキャリア供給層となる層である。
次に、ｎナヤネルヘテロ接合ＦＥＴ を形成する部分
のみを次のような方法でエツチングした０石酸、水、過
酸化水素水を混合した液でｐ型Ｇａ６．５Ａｔｏ、ｓ
Ａ１１ とアンドープＧａ６．ｌＡ４−５”とアンド
ープＧａｐｓ の一部分を除去したのち、ＣＣ４Ｆ！
ガスを用いてドライエツチングを行った。このエツチン
グ方法はＧａＡｓ のみを選択的にエツチングするの
で、図中５のＧａ、、、Ａ４．、、Ａｓ層でエツチング
が止っている。更に水、リン酸、過酸化水素水を混合し
たエツチング液で４５のＧａ（１，５Ａ４１．６Ａｓ＋
を除去した。次にｎチャネルヘテロ接合ＦＥＴのソース
ドレイン電極５１．５２としてＡｕＧｅを１５００１
とＡｕ ａｏｏｏＸを蒸着し、ｐチャネルヘテロ接
合ＦＥＴ のソースドレイン”Ｘ極４９９ｓ ｏ 、！
： Ｌ テＡｕＺｎ ’ｋ １ｓｏｏｘ ト、Ａｕ
を３０００λ蒸着したのち４００℃５分の熱処理を行
なった。
のみを次のような方法でエツチングした０石酸、水、過
酸化水素水を混合した液でｐ型Ｇａ６．５Ａｔｏ、ｓ
Ａ１１ とアンドープＧａ６．ｌＡ４−５”とアンド
ープＧａｐｓ の一部分を除去したのち、ＣＣ４Ｆ！
ガスを用いてドライエツチングを行った。このエツチン
グ方法はＧａＡｓ のみを選択的にエツチングするの
で、図中５のＧａ、、、Ａ４．、、Ａｓ層でエツチング
が止っている。更に水、リン酸、過酸化水素水を混合し
たエツチング液で４５のＧａ（１，５Ａ４１．６Ａｓ＋
を除去した。次にｎチャネルヘテロ接合ＦＥＴのソース
ドレイン電極５１．５２としてＡｕＧｅを１５００１
とＡｕ ａｏｏｏＸを蒸着し、ｐチャネルヘテロ接
合ＦＥＴ のソースドレイン”Ｘ極４９９ｓ ｏ 、！
： Ｌ テＡｕＺｎ ’ｋ １ｓｏｏｘ ト、Ａｕ
を３０００λ蒸着したのち４００℃５分の熱処理を行
なった。
ゲート電隠ｓ３．ｓ４としては両ヘテロ接合ＦＥＴ
ともＴｉ、Ｐｔ、Ａｕ を用い、第４図（ｂ）のよう
な構造を形成した。
ともＴｉ、Ｐｔ、Ａｕ を用い、第４図（ｂ）のよう
な構造を形成した。
次に絶縁膜としてＳｔＯ，を５０００１堆積し、ソース
、ドレイン、ゲートの各電極上にコンタクトホールをあ
けたのち、Ｔｉ 、 Ｐｔ 、 Ａｕ を蒸着して配
線を行った０完成した相補型素子はインバータとして動
作することが確認された。
、ドレイン、ゲートの各電極上にコンタクトホールをあ
けたのち、Ｔｉ 、 Ｐｔ 、 Ａｕ を蒸着して配
線を行った０完成した相補型素子はインバータとして動
作することが確認された。
第１図はこの発明の半導体装置の基本的概念図である。
ｌ・・・半絶縁性基板、２・・・ｎ型ドープ第ｊの半導
体層、３・・・アンドーグあるいは低ドープの第２の半
導体層、４・・・ｐ型ドープ第３の半導体層、５・・・
ゲート下の正孔蓄積層、６・・・ｐ型ゲート電極、７・
・・ｐ屋入力電極、８・・・ｐ型出力電極、９・・・メ
ート下の゛電子蓄積層、１０・・・ゲート下の電子蓄積
層、１ノ・・・ｎ型入力電極、１２・・・ｎｍ出力電極
。 代理人 弁理士 則 近 憲 佑 （ほか１名） 第 １ 図 Ｎ 第 ２ 図 第 ４ 図 （４ン
体層、３・・・アンドーグあるいは低ドープの第２の半
導体層、４・・・ｐ型ドープ第３の半導体層、５・・・
ゲート下の正孔蓄積層、６・・・ｐ型ゲート電極、７・
・・ｐ屋入力電極、８・・・ｐ型出力電極、９・・・メ
ート下の゛電子蓄積層、１０・・・ゲート下の電子蓄積
層、１ノ・・・ｎ型入力電極、１２・・・ｎｍ出力電極
。 代理人 弁理士 則 近 憲 佑 （ほか１名） 第 １ 図 Ｎ 第 ２ 図 第 ４ 図 （４ン
Claims (4)
- （１）半絶縁性半導体基板上に電子の供給層となる第１
の半導体層、チャネル層を形成する上記第１の半導体層
よりバンドギャップの狭いアンドープあるいは低ドープ
の第２の半導体層、正孔の供給層となる上記第２の半導
体層よりバンドギャップの広い第３の半導体層が積層さ
れてなり、第３の半導体層上の一部領域に設けられた制
御電極と該制御電極を挾んで前記第３の半導体層上に設
けられた入出力電極を有するｐチャネルヘテロ接合ＦＥ
Ｔと前記ｐチャネルヘテロ接合ＦＥＴが形成されている
領域とは異なる領域の第３の半導体層と第２の半導体層
の一部分を除去し、第２の半導体層上の一部領域に設け
られた制御電極と、該制御電極を挾んで前記第２の半導
体層上に設けられた入出力電極を有するｎチャネルヘテ
ロ接合ＦＥＴを有し、前記２種のヘテロ接合ＦＥＴの制
御電極は相互に接続されて入力電極を形成し、前記２種
のヘテロ接合 ＦＥＴの出力電極は相互に接続されて出力電極を構成し
、前記２種のヘテロ接合ＦＥＴの入力電極は電源電極を
構成してなることを特徴とする相補型半導体装置。 - （２）基板は半絶縁性ＧａＡｓ、第１の半導体層はｎ型
ＧａＡｌＡｓ、第２の半導体層はＧａＡｓ、第３の半導
体層はｐ型ＧａＡｌＡｓであるような特許請求範囲第１
項記載の相補型半導体装置。 - （３）基板は半絶縁性ＧａＡｓ、第１の半導体層はｎ型
ＧａＡｌＡｓ、第３の半導体層はＧａＡｓとＧａＡｌＡ
ｓを積層した積層膜、第３の半導体層はｐ型 ＧａＡｌＡｓであるような特許請求の範囲第１項記載の
相補型半導体装置。 - （４）半絶縁性半導体基板上に正孔の供給層となる第３
の半導体層、チャネル層を形成する上記第３の半導体層
よりバンドギャップの狭いアンドープあるいは低ドープ
の第２の半導体層、電子の供給層となる上記第２の半導
体層よりバンドギャップの広い第１の半導体層が積層さ
れてなり、第１の半導体層上の一部領域に設けられた制
御電極と該制御電極を挾んで前記第１の半導体層上に設
けられた入出力電極を有するｎチャネルヘテロ接合ＦＥ
Ｔと前記ｎチャネルヘテロ接合ＦＥＴが形成されている
領域とは異なる領域の第１の半導体層と第２の半導体層
の一部分を除去し、第２の半導体層上の一部領域に設け
られた制御電極と該制御電極を挾んで前記第２の半導体
層上に設けられた入出力電極を有するｐチャネルヘテロ
接合ＦＥＴを有し、前記２種のヘテロ接合ＦＥＴの制御
電極は相互に接続されて入力電極を構成し、前記２種の
ヘテロ接合ＦＥＴの出力電極は相互に接続されて出力電
極を構成し、前記２種のヘテロ接合ＦＥＴの入力電極は
電源電極を構成してなることを特徴とする相補型半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59268384A JPS61147577A (ja) | 1984-12-21 | 1984-12-21 | 相補型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59268384A JPS61147577A (ja) | 1984-12-21 | 1984-12-21 | 相補型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61147577A true JPS61147577A (ja) | 1986-07-05 |
Family
ID=17457735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59268384A Pending JPS61147577A (ja) | 1984-12-21 | 1984-12-21 | 相補型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61147577A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0194676A (ja) * | 1987-10-06 | 1989-04-13 | Nec Corp | 半導体装置及びその製造方法 |
| US4835581A (en) * | 1986-07-25 | 1989-05-30 | Hitachi, Ltd. | Electron gas hole gas tunneling transistor device |
| JPH01253970A (ja) * | 1988-04-04 | 1989-10-11 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタ |
| US4974038A (en) * | 1987-08-05 | 1990-11-27 | Thomson Hybrides Et Microondes | Microwave transistor with double heterojunction |
| JP2007151379A (ja) * | 2005-10-26 | 2007-06-14 | Toshiba Corp | 回転電機 |
| CN103123932A (zh) * | 2011-11-17 | 2013-05-29 | 株式会社丰田中央研究所 | 半导体装置 |
| GB2504614A (en) * | 2012-07-17 | 2014-02-05 | Element Six Technologies Us Corp | Complimentary Heterojunction Field Effect Transistor |
| EP3876290A3 (en) * | 2010-07-28 | 2021-12-15 | The University of Sheffield | Semiconductor devices |
-
1984
- 1984-12-21 JP JP59268384A patent/JPS61147577A/ja active Pending
Cited By (9)
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