JPH04343438A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH04343438A JPH04343438A JP11517891A JP11517891A JPH04343438A JP H04343438 A JPH04343438 A JP H04343438A JP 11517891 A JP11517891 A JP 11517891A JP 11517891 A JP11517891 A JP 11517891A JP H04343438 A JPH04343438 A JP H04343438A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はヘテロ接合電界効果トラ
ンジスタに関するものである。
ンジスタに関するものである。
【０００２】
【従来の技術】ＩｎＰ基板と格子整合するＩｎ０．５３
Ｇａ０．４７Ａｓは、電子の移動度および飽和速度がＧ
ａＡｓよりも大きい。１ＧＨＺ 以上の高周波帯で動作
する電界効果トランジスタ（ＦＥＴ）に適した半導体材
料であることが、種々の構造のＦＥＴによって確かめら
れている。
Ｇａ０．４７Ａｓは、電子の移動度および飽和速度がＧ
ａＡｓよりも大きい。１ＧＨＺ 以上の高周波帯で動作
する電界効果トランジスタ（ＦＥＴ）に適した半導体材
料であることが、種々の構造のＦＥＴによって確かめら
れている。
【０００３】Ｉｎ０．５２Ａｌ０．４８ＡｓはＩｎ０．
５３Ｇａ０．４７Ａｓと格子整合し、ＩｎＰまたはＩｎ
０．５３Ｇａ０．４７Ａｓ上にエピタキシャル成長でき
る。しかもＩｎ０．５３Ｇａ０．４７Ａｓよりも電子親
和力が小さいので、Ｎ型のＩｎ０．５２Ａｌ０．４８Ａ
ｓとアンドープのＩｎ０．５３Ｇａ０．４７Ａｓとを接
合させると、Ｉｎ０．５３Ｇａ０．４７Ａｓ内の接合面
近傍に二次元電子ガス層が形成される。
５３Ｇａ０．４７Ａｓと格子整合し、ＩｎＰまたはＩｎ
０．５３Ｇａ０．４７Ａｓ上にエピタキシャル成長でき
る。しかもＩｎ０．５３Ｇａ０．４７Ａｓよりも電子親
和力が小さいので、Ｎ型のＩｎ０．５２Ａｌ０．４８Ａ
ｓとアンドープのＩｎ０．５３Ｇａ０．４７Ａｓとを接
合させると、Ｉｎ０．５３Ｇａ０．４７Ａｓ内の接合面
近傍に二次元電子ガス層が形成される。
【０００４】この二次元電子ガス層を電流チャネルとし
たＦＥＴが試作され、優れた性能が確認されている。従
来例として日経マイクロデバイスの１９８５年１１月号
、６１ページに紹介されているＦＥＴについて、図３を
参照して説明する。
たＦＥＴが試作され、優れた性能が確認されている。従
来例として日経マイクロデバイスの１９８５年１１月号
、６１ページに紹介されているＦＥＴについて、図３を
参照して説明する。
【０００５】分子線エピタキシャル成長法（ＭＢＥ）に
より半絶縁性ＩｎＰ基板１上にアンドープＩｎ０．５２
Ａｌ０．４８Ａｓバッファ層２、アンドープＩｎ０．５
３Ｇａ０．４７Ａｓ電流チャネル層３、アンドープＩｎ
０．５２Ａｌ０．４８Ａｓスペーサ層１３、Ｎ型Ｓｉド
ープＩｎ０．５２Ａｌ０．４８Ａｓ層１４、アンドープ
Ｉｎ０．５２Ａｌ０．４８Ａｓ層１５を順次成長する。
より半絶縁性ＩｎＰ基板１上にアンドープＩｎ０．５２
Ａｌ０．４８Ａｓバッファ層２、アンドープＩｎ０．５
３Ｇａ０．４７Ａｓ電流チャネル層３、アンドープＩｎ
０．５２Ａｌ０．４８Ａｓスペーサ層１３、Ｎ型Ｓｉド
ープＩｎ０．５２Ａｌ０．４８Ａｓ層１４、アンドープ
Ｉｎ０．５２Ａｌ０．４８Ａｓ層１５を順次成長する。
【０００６】ＩｎＡｌＡｓバッファ層２は半絶縁性Ｉｎ
Ｐ基板１からの不純物の拡散を防ぎ、ＩｎＧａＡｓ電流
チャネル層３の電気的特性を向上させる。
Ｐ基板１からの不純物の拡散を防ぎ、ＩｎＧａＡｓ電流
チャネル層３の電気的特性を向上させる。
【０００７】ＳｉドープＩｎＡｌＡｓ層１４よりもＩｎ
ＧａＡｓ電流チャネル層３の方が電子親和力が大きい。 そのため電子がＳｉドープＩｎＡｌＡｓ層１４から厚さ
２０Ａの薄いアンドープＩｎＡｌＡｓスペーサ層１３を
介してＩｎＧａＡｓ電流チャネル層３へ移動する。そう
してＩｎＧａＡｓ電流チャネル層３のＩｎＡｌＡｓスペ
ーサ層１３とのヘテロ接合界面近傍に二次元電子ガス層
５が形成される。
ＧａＡｓ電流チャネル層３の方が電子親和力が大きい。 そのため電子がＳｉドープＩｎＡｌＡｓ層１４から厚さ
２０Ａの薄いアンドープＩｎＡｌＡｓスペーサ層１３を
介してＩｎＧａＡｓ電流チャネル層３へ移動する。そう
してＩｎＧａＡｓ電流チャネル層３のＩｎＡｌＡｓスペ
ーサ層１３とのヘテロ接合界面近傍に二次元電子ガス層
５が形成される。
【０００８】薄いアンドープＩｎＡｌＡｓスペーサ層１
３は、二次元電子ガス層５とＳｉドープＩｎＡｌＡｓ層
１４内のイオン化したＳｉドナーとを空間的に隔てるこ
とにより、電子のクーロン散乱が減り、二次元電子ガス
の移動度を向上させるためのものである。
３は、二次元電子ガス層５とＳｉドープＩｎＡｌＡｓ層
１４内のイオン化したＳｉドナーとを空間的に隔てるこ
とにより、電子のクーロン散乱が減り、二次元電子ガス
の移動度を向上させるためのものである。
【０００９】Ａｌのショットキゲート電極６は最上層の
アンドープＩｎＡｌＡｓ層１５上に形成されており、ソ
ース電極７とドレイン電極８との間に流れる電流を制御
する。このＦＥＴのトランスコンダクタンスｇｍ は室
温で４４０ｍｓ／ｍｍが得られており、これは同じゲー
ト電極長のＧａＡｓＭＥＳＦＥＴを上まわる性能である
。
アンドープＩｎＡｌＡｓ層１５上に形成されており、ソ
ース電極７とドレイン電極８との間に流れる電流を制御
する。このＦＥＴのトランスコンダクタンスｇｍ は室
温で４４０ｍｓ／ｍｍが得られており、これは同じゲー
ト電極長のＧａＡｓＭＥＳＦＥＴを上まわる性能である
。
【００１０】
【発明が解決しようとする課題】従来のＦＥＴはＩｎＹ
Ａｌ１−Ｙ Ａｓの混合比がＹ＝０．５２であり、ゲ
ート電極とのショットキ接合のショットキ障壁高さが０
．８ｅＶと低い。正のゲートバイアスを印加してエンハ
ンスメントモードで用いると、ゲートリーク電流が１０
Ａ／ｃｍ２ 以上まで増加することが問題となる。
Ａｌ１−Ｙ Ａｓの混合比がＹ＝０．５２であり、ゲ
ート電極とのショットキ接合のショットキ障壁高さが０
．８ｅＶと低い。正のゲートバイアスを印加してエンハ
ンスメントモードで用いると、ゲートリーク電流が１０
Ａ／ｃｍ２ 以上まで増加することが問題となる。
【００１１】これを解決するためショットキ障壁高さが
０．８ｅＶ以上あるＡｌＺ Ｇａ１−Ｚ Ａｓ（０＜Ｚ
≦１）をＩｎＡｌＡｓの代りに用いることが考えられる
が、格子定数が違うので格子整合させることができない
。ヘテロ接合界面で格子定数の差から転位欠陥が発生し
て、ＦＥＴの特性変動、不安定性が生じて新たな問題と
なる。
０．８ｅＶ以上あるＡｌＺ Ｇａ１−Ｚ Ａｓ（０＜Ｚ
≦１）をＩｎＡｌＡｓの代りに用いることが考えられる
が、格子定数が違うので格子整合させることができない
。ヘテロ接合界面で格子定数の差から転位欠陥が発生し
て、ＦＥＴの特性変動、不安定性が生じて新たな問題と
なる。
【００１２】
【課題を解決するための手段】本発明の電界効果トラン
ジスタは、ＩｎＰ基板の一主面上にＩｎＰと格子整合す
るＩｎＧａＡｓチャネル層とＡｌＡｓ−ＩｎＡｓ超格子
層とが順次形成され、前記ＡｌＡｓ−ＩｎＡｓ超格子層
上にゲート電極が形成され、前記ＩｎＧａＡｓチャネル
層上にソース電極およびドレイン電極が形成されている
。前記ＡｌＡｓ−ＩｎＡｓ超格子層のＡｌＡｓ薄膜の膜
厚ｔ１とＩｎＡｓ薄膜の膜厚ｔ２ との比ｔ１ ／ｔ２
が下層から上層にかけて次第に減少している。
ジスタは、ＩｎＰ基板の一主面上にＩｎＰと格子整合す
るＩｎＧａＡｓチャネル層とＡｌＡｓ−ＩｎＡｓ超格子
層とが順次形成され、前記ＡｌＡｓ−ＩｎＡｓ超格子層
上にゲート電極が形成され、前記ＩｎＧａＡｓチャネル
層上にソース電極およびドレイン電極が形成されている
。前記ＡｌＡｓ−ＩｎＡｓ超格子層のＡｌＡｓ薄膜の膜
厚ｔ１とＩｎＡｓ薄膜の膜厚ｔ２ との比ｔ１ ／ｔ２
が下層から上層にかけて次第に減少している。
【００１３】
【作用】分子線エピタキシャル成長法（ＭＢＥ）や有機
金属気相成長法（ＭＯＣＶＤ）により格子定数の異なる
化合物半導体薄層が形成されている。各層の厚さを転位
欠陥の発生し始める臨界膜厚以内に止める。各層を交互
に積層することにより、転位欠陥を発生させることなく
、エピタキシャル成長できることが明らかになっている
。
金属気相成長法（ＭＯＣＶＤ）により格子定数の異なる
化合物半導体薄層が形成されている。各層の厚さを転位
欠陥の発生し始める臨界膜厚以内に止める。各層を交互
に積層することにより、転位欠陥を発生させることなく
、エピタキシャル成長できることが明らかになっている
。
【００１４】格子定数の差が７％あるＩｎＡｓとＡｌＡ
ｓとの薄層でも各層の厚さを５０Ａ以下に限定すること
により、転位欠陥を生じることなく数１０００Ａ積層さ
せることができる。またＩｎ０．５３Ｇａ０．４７Ａｓ
と格子整合するＩｎＹ Ａｌ１−Ｙ ＡｓのＩｎ組成Ｙ
はＹ＝０．５２であるが、このＩｎＹ Ａｌ１−Ｙ Ａ
ｓと同じ性質の化合物半導体をＩｎＡｓおよびＡｌＡｓ
の薄層を交互に積層した超格子で作ることができる。
ｓとの薄層でも各層の厚さを５０Ａ以下に限定すること
により、転位欠陥を生じることなく数１０００Ａ積層さ
せることができる。またＩｎ０．５３Ｇａ０．４７Ａｓ
と格子整合するＩｎＹ Ａｌ１−Ｙ ＡｓのＩｎ組成Ｙ
はＹ＝０．５２であるが、このＩｎＹ Ａｌ１−Ｙ Ａ
ｓと同じ性質の化合物半導体をＩｎＡｓおよびＡｌＡｓ
の薄層を交互に積層した超格子で作ることができる。
【００１５】すなわちＩｎＡｓの薄層の厚さｔ１ とＡ
ｌＡｓの薄層の厚さｔ２ との比ｔ１ ／ｔ２ が０．
５２／０．４８≒１．０８とする。これらを交互に積層
した超格子はＩｎ０．５２Ａｌ０．４８Ａｓと等価にな
り、平均的な格子定数はＩｎＰの格子定数と一致すると
みなせる。
ｌＡｓの薄層の厚さｔ２ との比ｔ１ ／ｔ２ が０．
５２／０．４８≒１．０８とする。これらを交互に積層
した超格子はＩｎ０．５２Ａｌ０．４８Ａｓと等価にな
り、平均的な格子定数はＩｎＰの格子定数と一致すると
みなせる。
【００１６】したがってＦＥＴの電流チャネル層となる
Ｉｎ０．５３Ｇａ０．４７Ａｓ層上にこの超格子を成長
させると、これらの半導体ヘテロ接合界面での格子定数
の違いによる転位欠陥の発生を防ぐことができる。
Ｉｎ０．５３Ｇａ０．４７Ａｓ層上にこの超格子を成長
させると、これらの半導体ヘテロ接合界面での格子定数
の違いによる転位欠陥の発生を防ぐことができる。
【００１７】そのあと徐々にこの超格子におけるｔ１
／ｔ２ を減らす（ＩｎＡｓ薄膜の割合を減らす）こと
により、超格子の平均的なバンドギャップが増加する。 こうして金属ゲート電極とのショットキ接合障壁をＡｌ
Ａｓの≒１．２ｅＶ付近まで容易に高めることができる
。
／ｔ２ を減らす（ＩｎＡｓ薄膜の割合を減らす）こと
により、超格子の平均的なバンドギャップが増加する。 こうして金属ゲート電極とのショットキ接合障壁をＡｌ
Ａｓの≒１．２ｅＶ付近まで容易に高めることができる
。
【００１８】
【実施例】本発明の第１の実施例について、図１（ａ）
の断面図および図１（ｂ）の部分拡大断面図を参照して
説明する。
の断面図および図１（ｂ）の部分拡大断面図を参照して
説明する。
【００１９】結晶面が（１００）のＦｅドープ半絶縁性
ＩｎＰ基板１に、ＭＢＥにより厚さ５０００Ａのアンド
ープＩｎＡｌＡｓバッファ層２および厚さ１０００Ａの
アンドープＩｎＧａＡｓ電流チャネル層３を順次成長し
た。
ＩｎＰ基板１に、ＭＢＥにより厚さ５０００Ａのアンド
ープＩｎＡｌＡｓバッファ層２および厚さ１０００Ａの
アンドープＩｎＧａＡｓ電流チャネル層３を順次成長し
た。
【００２０】ＩｎＡｌＡｓバッファ層２およびＩｎＧａ
Ａｓ電流チャネル層３のＩｎＡｓ組成比は、それぞれ０
．５２および０．５３とし、半絶縁性ＩｎＰ基板１と格
子定数を合わせて格子整合させた。
Ａｓ電流チャネル層３のＩｎＡｓ組成比は、それぞれ０
．５２および０．５３とし、半絶縁性ＩｎＰ基板１と格
子定数を合わせて格子整合させた。
【００２１】ソース電極７およびドレイン電極８はＡｕ
Ｇｅ・Ｎｉ合金からなり、ＩｎＧａＡｓ電流チャネル層
３上にＳｉをドープしたＩｎＡｓおよびＡｌＡｓ薄層を
複数層積層した超格子４を隔てて配置され、ＩｎＧａＡ
ｓ電流チャネル層３と電気的に良好なオーミックコンタ
クトを形成している。
Ｇｅ・Ｎｉ合金からなり、ＩｎＧａＡｓ電流チャネル層
３上にＳｉをドープしたＩｎＡｓおよびＡｌＡｓ薄層を
複数層積層した超格子４を隔てて配置され、ＩｎＧａＡ
ｓ電流チャネル層３と電気的に良好なオーミックコンタ
クトを形成している。
【００２２】超格子４上にはＡｌからなるゲート電極６
が形成され、超格子４を介してＩｎＧａＡｓ電流チャネ
ル層３内に形成された二次元電子ガス層５の電子濃度を
制御してソース電極７とドレイン電極８間の電流を制御
する。
が形成され、超格子４を介してＩｎＧａＡｓ電流チャネ
ル層３内に形成された二次元電子ガス層５の電子濃度を
制御してソース電極７とドレイン電極８間の電流を制御
する。
【００２３】超格子層４は図１（ｂ）に示すように、Ｉ
ｎＧａＡｓチャネル層３上にＭＢＥによってＳｉを２×
１０１８ｃｍ−３ドープしたＩｎＡｓ層９とＡｌＡｓ層
１０とを交互にエピタキシャル成長した。
ｎＧａＡｓチャネル層３上にＭＢＥによってＳｉを２×
１０１８ｃｍ−３ドープしたＩｎＡｓ層９とＡｌＡｓ層
１０とを交互にエピタキシャル成長した。
【００２４】ＩｎＧａＡｓ電流チャネル層３と接する最
初のＡｌＡｓ層１０の厚さｔ２ とそのＡｌＡｓ層１０
と接するＩｎＡｓ層９の厚さｔ１ との比ｔ１ ／ｔ２
は、ＩｎＧａＡｓ電流チャネル層３（Ｉｎ組成０．５
３）の格子定数と、このＡｌＡｓ層１０およびＩｎＡｓ
層９の平均格子定数とが一致するように、ｔ１ ／ｔ２
＝０．５２／０．４８≒１．０８にできるだけ近づけ
た。
初のＡｌＡｓ層１０の厚さｔ２ とそのＡｌＡｓ層１０
と接するＩｎＡｓ層９の厚さｔ１ との比ｔ１ ／ｔ２
は、ＩｎＧａＡｓ電流チャネル層３（Ｉｎ組成０．５
３）の格子定数と、このＡｌＡｓ層１０およびＩｎＡｓ
層９の平均格子定数とが一致するように、ｔ１ ／ｔ２
＝０．５２／０．４８≒１．０８にできるだけ近づけ
た。
【００２５】さらにｔ１ ，ｔ２ はそれぞれのヘテロ
接合界面で転位欠陥を発生させないように、臨界膜厚以
下のそれぞれ５２Ａおよび４８Ａとするよう成長をコン
トロールした。
接合界面で転位欠陥を発生させないように、臨界膜厚以
下のそれぞれ５２Ａおよび４８Ａとするよう成長をコン
トロールした。
【００２６】以後ＡｌＡｓ層１０とＩｎＡｓ層９とは、
隣接する２層の膜厚の和が約１００Ａで、ｔ１ ／ｔ２
が上層になるにつれて徐々に小さくなり、最後にゲー
ト電極５と接する最上部でｔ１ ／ｔ２ ＝０．０６４
とした。 実際にはＡｌＡｓ層１０とＩｎＡｓ層９とをそれぞれ４
層ずつエピタキシャル成長し、超格子４の厚さを４００
Ａとした。
隣接する２層の膜厚の和が約１００Ａで、ｔ１ ／ｔ２
が上層になるにつれて徐々に小さくなり、最後にゲー
ト電極５と接する最上部でｔ１ ／ｔ２ ＝０．０６４
とした。 実際にはＡｌＡｓ層１０とＩｎＡｓ層９とをそれぞれ４
層ずつエピタキシャル成長し、超格子４の厚さを４００
Ａとした。
【００２７】図１（ａ）のＩｎＧａＡｓＦＥＴで、Ａｌ
ゲート電極６と超格子層９とのショットキゲート接合の
障壁高さは約１ｅＶとなる。正バイアスしたゲート電極
のリーク電流はＩｎ０．５２Ａｌ０．４８Ａｓを超格子
４の代りに用いた場合と比べて大幅に減少した。
ゲート電極６と超格子層９とのショットキゲート接合の
障壁高さは約１ｅＶとなる。正バイアスしたゲート電極
のリーク電流はＩｎ０．５２Ａｌ０．４８Ａｓを超格子
４の代りに用いた場合と比べて大幅に減少した。
【００２８】例えばゲートバイアス電圧＋０．５Ｖ印加
時のゲートリーク電流は１０−１〜１０−２Ａ／ｃｍ２
程度で、Ｉｎ０．５２Ａｌ０．４８Ａｓを用いた場合
の１／１００以下となった。ＩｎＧａＡｓの二次元電子
ガスを電流チャネルとするＦＥＴの高周波帯における雑
音指数が著しく低減された。
時のゲートリーク電流は１０−１〜１０−２Ａ／ｃｍ２
程度で、Ｉｎ０．５２Ａｌ０．４８Ａｓを用いた場合
の１／１００以下となった。ＩｎＧａＡｓの二次元電子
ガスを電流チャネルとするＦＥＴの高周波帯における雑
音指数が著しく低減された。
【００２９】ショットキ接合の障壁高さが高くなったの
でゲート電極の逆方向耐圧も向上し、高周波帯用高出力
素子としての実用化が可能となった。
でゲート電極の逆方向耐圧も向上し、高周波帯用高出力
素子としての実用化が可能となった。
【００３０】つぎに本発明の第２の実施例について、図
２を参照して説明する。
２を参照して説明する。
【００３１】本実施例では第１の実施例の超格子層４の
上にＳｉを高濃度ドープしたＮ＋ 型ＧａＡｓコンタク
ト層１１を付加した。ソース電極７およびドレイン電極
８と半導体層とのコンタクト抵抗を削減する。さらにリ
セス１２を形成して超格子層４上にゲート電極６を設け
てゲート電極６およびソース電極７間の直列抵抗を下げ
る構造とした。
上にＳｉを高濃度ドープしたＮ＋ 型ＧａＡｓコンタク
ト層１１を付加した。ソース電極７およびドレイン電極
８と半導体層とのコンタクト抵抗を削減する。さらにリ
セス１２を形成して超格子層４上にゲート電極６を設け
てゲート電極６およびソース電極７間の直列抵抗を下げ
る構造とした。
【００３２】第１の実施例と同様にして超格子層４を成
長したのち、ＭＢＥでＳｉを５×１０１８ｃｍ−３ドー
プした厚さ２００ＡのＮ＋ 型ＧａＡｓコンタクト層１
１を成長する。そのあとフォトリソグラフィによりリセ
ス１２を形成する。
長したのち、ＭＢＥでＳｉを５×１０１８ｃｍ−３ドー
プした厚さ２００ＡのＮ＋ 型ＧａＡｓコンタクト層１
１を成長する。そのあとフォトリソグラフィによりリセ
ス１２を形成する。
【００３３】本実施例のＦＥＴにおいても、第１の実施
例と同様にゲート電極のリーク電流が従来の１／１００
程度まで減少し、さらにソース電極とゲート電極間の直
列抵抗が低減され、高周波特性が一層向上した。
例と同様にゲート電極のリーク電流が従来の１／１００
程度まで減少し、さらにソース電極とゲート電極間の直
列抵抗が低減され、高周波特性が一層向上した。
【００３４】
【発明の効果】ＦＥＴのＩｎ０．５３Ｇａ０．４７Ａｓ
電流チャネル層と接する面では実効的な格子定数が一致
し、ゲート電極とのショットキ接合障壁が大きくなるＩ
ｎＡｓとＡｌＡｓの薄層を交互に積層した超格子を形成
した。
電流チャネル層と接する面では実効的な格子定数が一致
し、ゲート電極とのショットキ接合障壁が大きくなるＩ
ｎＡｓとＡｌＡｓの薄層を交互に積層した超格子を形成
した。
【００３５】ＩｎＧａＡｓ電流チャネル層と超格子層と
のヘテロ接合界面で転位欠陥が発生することなく、かつ
ＦＥＴのゲート電極のリーク電流を著しく減少させるこ
とができる。
のヘテロ接合界面で転位欠陥が発生することなく、かつ
ＦＥＴのゲート電極のリーク電流を著しく減少させるこ
とができる。
【００３６】その結果ＩｎＧａＡｓ固有の高周波帯にお
ける優れた電気的特性を発揮する電界効果トランジスタ
の設計・製造が可能になった。
ける優れた電気的特性を発揮する電界効果トランジスタ
の設計・製造が可能になった。
【図１】（ａ）は本発明の第１の実施例を示す断面図で
ある。 （ｂ）は超格子層を示す部分断面図である。
ある。 （ｂ）は超格子層を示す部分断面図である。
【図２】本発明の第２の実施例を示す断面図である。
【図３】従来技術によるＦＥＴの断面図である。
１ 半絶縁性ＩｎＰ基板
２ ＩｎＡｌＡｓバッファ層
３ ＩｎＧａＡｓチャネル層
４ 超格子層
５ 二次元電子ガス層
６ ゲート電極
７ ソース電極
８ ドレイン電極
９ ＩｎＡｓ層
１０ ＡｌＡｓ層
１１ Ｎ＋ 型ＧａＡｓコンタクト層１２
リセス １３ アンドープＩｎＡｌＡｓスペーサ層１４
Ｎ型ＩｎＡｌＡｓ層
リセス １３ アンドープＩｎＡｌＡｓスペーサ層１４
Ｎ型ＩｎＡｌＡｓ層
Claims (3)
- 【請求項１】 ＩｎＰ基板の一主面上にＩｎＰと格子
整合するＩｎＧａＡｓチャネル層とＡｌＡｓ−ＩｎＡｓ
超格子層とが順次形成され、前記ＡｌＡｓ−ＩｎＡｓ超
格子層上にゲート電極が形成され、前記ＩｎＧａＡｓチ
ャネル層上にソース電極およびドレイン電極が形成され
た電界効果トランジスタ。 - 【請求項２】 ＡｌＡｓ−ＩｎＡｓ超格子層のＡｌＡ
ｓ薄膜の膜厚ｔ１ とＩｎＡｓ薄膜の膜厚ｔ２ との比
ｔ１ ／ｔ２ が下層から上層にかけて次第に減少する
請求項１記載の電界効果トランジスタ。 - 【請求項３】ＡｌＡｓ薄膜とＩｎＡｓ薄膜とのうち、少
なくとも片方に不純物がドープされている請求項１記載
の電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03115178A JP3094500B2 (ja) | 1991-05-21 | 1991-05-21 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03115178A JP3094500B2 (ja) | 1991-05-21 | 1991-05-21 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04343438A true JPH04343438A (ja) | 1992-11-30 |
| JP3094500B2 JP3094500B2 (ja) | 2000-10-03 |
Family
ID=14656284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03115178A Expired - Fee Related JP3094500B2 (ja) | 1991-05-21 | 1991-05-21 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3094500B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6034386A (en) * | 1997-06-16 | 2000-03-07 | Nec Corporation | Field effect transistor and method of manufacturing the same |
| US6531414B1 (en) * | 1999-05-05 | 2003-03-11 | The United States Of America As Represented By The National Security Agency | Method of oxidizing strain-compensated superlattice of group III-V semiconductor |
| JP2008512863A (ja) * | 2004-09-13 | 2008-04-24 | ピコギガ インターナショナル | 合金無秩序のないｈｅｍｔ圧電構造 |
| EP2698823A4 (en) * | 2011-04-15 | 2014-10-01 | Furukawa Electric Co Ltd | SEMICONDUCTOR COMPONENT |
| CN105390541A (zh) * | 2015-10-30 | 2016-03-09 | 江苏能华微电子科技发展有限公司 | Hemt外延结构及其制备方法 |
-
1991
- 1991-05-21 JP JP03115178A patent/JP3094500B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6034386A (en) * | 1997-06-16 | 2000-03-07 | Nec Corporation | Field effect transistor and method of manufacturing the same |
| US6531414B1 (en) * | 1999-05-05 | 2003-03-11 | The United States Of America As Represented By The National Security Agency | Method of oxidizing strain-compensated superlattice of group III-V semiconductor |
| JP2008512863A (ja) * | 2004-09-13 | 2008-04-24 | ピコギガ インターナショナル | 合金無秩序のないｈｅｍｔ圧電構造 |
| EP2698823A4 (en) * | 2011-04-15 | 2014-10-01 | Furukawa Electric Co Ltd | SEMICONDUCTOR COMPONENT |
| CN105390541A (zh) * | 2015-10-30 | 2016-03-09 | 江苏能华微电子科技发展有限公司 | Hemt外延结构及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3094500B2 (ja) | 2000-10-03 |
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