JPH04344398A

JPH04344398A - 半導体記憶装置

Info

Publication number: JPH04344398A
Application number: JP3146800A
Authority: JP
Inventors: Masayoshi Nomura; 野村　政由; Kenya Adachi; 足立　顕哉
Original assignee: Texas Instruments Japan Ltd
Current assignee: Texas Instruments Japan Ltd
Priority date: 1991-05-21
Filing date: 1991-05-21
Publication date: 1992-11-30
Anticipated expiration: 2017-10-28
Also published as: US5359559A; JP3339641B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関する
ものであり、特に、冗長メモリセルを有しマルチポート
メモリ装置の冗長メモリセルの選択回路に関する。

【０００２】

【従来の技術】半導体記憶装置の歩留りを向上させるた
め、半導体記憶装置内には予備のメモリセル（冗長メモ
リセルまたは予備メモリセル）が形成されて、もし、本
来のメモリセルが不良のとき冗長メモリセルをその不良
メモリセルの救済メモリセルとして使用することは既に
広く行われている。そのため、半導体記憶装置には冗長
メモリセルのほかにその冗長メモリセルを選択使用する
ための回路が配設されている。かかる冗長回路はロー（
ＲＯＷ）、カラム（ＣＯＬＵＭＮ）それぞれに設けられ
ており、冗長デコーダにより不良ビットアドレスがデコ
ードされたとき、本来のメモリセルと冗長メモリセルと
のアドレス的な置き換えが行われる。

【０００３】図６はかかる冗長回路の構成を示す。図６
（Ａ）はライト（書き込み）ポートの構成、図６（Ｂ）
はリード（読み出し）ポートの構成を示す。ライトポー
ト１Ａについて述べると、フューズデコーダ１１Ａには
ポリシリコンで形成された複数のフューズ（図示せず）
が設けられているが、これらのフューズは救済すべきビ
ットアドレス（カラム）に対応して予めレーザーなどで
溶断されている。ライト動作にともなってライトカラム
カウンタ１０からライトカラムアドレス信号ＷＹがフュ
ーズデコーダ１１Ａに入力され、そのライトカラムアド
レス信号の値がレーザー溶断によって規定されるアドレ
スに対応するとき、タイミング論理回路１１Ｂが動作し
てゲート回路として機能するＭＯＳトランジスタ１１Ｃ
を付勢（ターンオン）し、その先に接続されている冗長
メモリセル２０を動作させる。リードポート２Ａにおけ
るフューズデコーダ２１Ａ内のフューズ（図示せず）も
上記ライトポート１Ａ内のフューズデコーダ１１Ａ内の
フューズと同じアドレスにレーザーによって溶断されて
いる。したがってリードポート２Ａにおいても、リード
カラムカウンタ３０からリードカラムアドレス信号ＲＹ
が発生されたとき、フューズデコーダ２１Ａ、タイミン
グ論理回路２１ＢおよびＭＯＳトランジスタ２１Ｃが上
記同様に動作し、上記冗長メモリセル２０に記憶された
情報を読み出すことができる。

【０００４】

【発明が解決しようとする課題】図６に図解したライト
ポート１Ａ内のフューズデコーダ１１Ａ、リードポート
２Ａ内のフューズデコーダ２１Ａにそれぞれ複数のフュ
ーズを配設し、それらのフューズを同じアドレスになる
ようにレーザー溶断しているから、二重に、あるいは、
ポートの数だけフューズを形成させる必要があり、フュ
ーズ形成スペースが大きいという問題がある。特に、半
導体記憶装置全体のメモリ容量と救済すべきメモリセル
の容量とが大きくなると、フューズの量が多くなり、フ
ューズ形成領域が大きくなってメモリの集積度を低下さ
せるという問題に遭遇する。また、フィールドメモリな
どのように入出力ポートの数が多くなると、それぞれの
ポートに上記フューズデコーダを設けるから、フューズ
の数が非常に多くなり、上述した問題は一層大きくなる
。一方、同じ救済メモリセルのアドレスについて、それ
ぞれのポートに対してレーザー溶断処理を行う必要があ
り、それぞれのフューズデコーダにおけるアドレスの設
定動作に時間がかかるという問題がある。したがって、
本発明は、冗長回路を有するマルチポート半導体記憶装
置における集積度を向上させ、また、アドレス設定の誤
設定防止および作業性を向上させること目的とする。

【０００５】

【課題を解決するための手段】上記問題を解決するため
、冗長メモリセルと入力ポートまたは出力ポートを有し
、本来のメモリセルが不良のとき上記冗長メモリセルを
救済用メモリセルとして使用する半導体記憶装置に対し
て、本発明においては、不良メモリセルに対応して１つ
の、その不良メモリセルのアドレスを発生するアドレス
発生回路を設け、さらに、上記アドレス発生回路からの
アドレスを記憶するアドレス記憶回路を設ける。上記入
力ポートまたは出力ポートには上記アドレス記憶回路に
記憶されたアドレスとアクセスアドレスとを比較し一致
したときアドレス一致信号を出力するアドレス比較回路
、該一致信号に応答して付勢され上記救済用メモリセル
を駆動させるゲート回路を設ける。上記アドレス発生回
路は複数のフューズを有し、該フューズが所定のビット
アドレスを規定するように予め切断されている。あるい
は、上記アドレス発生回路はラッチ回路を有し、そのラ
ッチ回路には上記アドレスが設定されている。

【０００６】

【作用】アドレス発生回路は不良メモリセルのアドレス
を発生する。このアドレス発生方法としては、従来と同
様に、フューズを溶断させてもよく、あるいは、ラッチ
回路に予め上記アドレスを記憶しておき回路的に上記ア
ドレスを発生させてもよい。アドレス記憶回路はアドレ
ス発生回路からのアドレスを記憶しておく。この記憶タ
イミングとしては、半導体記憶装置に電源投入時の初期
動作タイミングとする。アドレス比較回路はアドレス記
憶回路からの記憶アドレスとメモリアクセス用アドレス
とを入力し、これらを比較して一致しているとき一致信
号を出力する。ゲート回路はアドレス比較回路からのア
ドレス一致信号に応答して付勢される。ゲート回路には
冗長メモリセルが接続されており、上記付勢に応答して
冗長メモリセルを付勢する。上記アクセス動作には書き
込み用アクセスと読み出し用アクセスとがあり、また、
上記付勢動作には書き込み動作と読み出し動作とがある
。以上の構成から明らかなように、各ポートには従来の
フューズデコーダを含まない。したがって、フューズを
設けることによる集積度の低下を防止することができる
。さらにアドレス発生回路は不良メモリセルに対して共
通に１つ設けられているだけであるから、そのアドレス
設定動作は簡単になり、複数設定処理することに起因し
て起こりうる誤設定の問題が少ない。アドレス発生回路
における不良メモリセルのアドレス発生回路として、従
来と同様、フューズを用いることができるが、フューズ
をポートごとに設ける必要がないから、フューズを用い
たとしても集積度は向上する。

【０００７】

【実施例】本発明の半導体記憶装置の第１実施例として
半導体記憶装置内の冗長回路の回路構成を図１を参照し
て述べる。図１は本発明にかかる冗長回路に関連する部
分の回路構成を示す。この実施例の冗長回路は、１つの
ライトポート１と複数のリードポート２〜３を有する半
導体記憶装置における冗長回路を示す。本来のメモリセ
ル、その他メモリアクセスに必要な回路構成は省略して
いる。この冗長回路は、書き込み動作においてライトカ
ラムアドレス信号ＷＹを発生するライトカラムカウンタ
１０、フューズデコーダ１１、タイミング論理回路１２
、ＭＯＳトランジスタで構成されたゲート回路１３、お
よび、冗長メモリセル２０を有している。フューズデコ
ーダ１１、タイミング論理回路１２およびゲート回路１
３がライトポート内に設けられている。タイミング論理
回路１２によって駆動されるゲート回路は、半導体記憶
装置のビット構成に応じて複数個数、この実施例では４
個、並列に設けられる。リードポート２には、アドレス
記憶回路として機能するラッチ回路２１、アドレス比較
回路２２、タイミング論理回路２３およびＭＯＳトラン
ジスタで構成されたゲート回路２４が設けられている。ゲート回路２４は上記冗長メモリセル２０に接続されて
いる。また、アドレス比較回路２２には読み出し動作に
おいてリードカラムアドレス信号ＲＹを発生するリード
カラムカウンタ３０が接続されている。内部回路を省略
しているリードポート３の回路構成もリードポート２の
回路構成とほぼ同様であり、ラッチ回路２１は共用する
。

【０００８】フューズデコーダ１１には救済すべきメモ
リセルのアドレスを設定可能な数の複数のフューズが設
けられている。これらのフューズは半導体装置に形成さ
れたポリシリコン製のフューズである。これらのフュー
ズは不良メモリセルのアドレスが設定されるように、た
とえば、レーザーを用いて対応するフューズを予め溶断
させておく。

【０００９】以下，図１の冗長回路の書き込み動作につ
いて述べる。書き込み動作において、ライトカラムカウ
ンタ１０からライトカラムアドレス信号ＷＹが発生され
る。このライトカラムアドレス信号ＷＹはフューズデコ
ーダ１１に印加され、フューズデコーダ１１内において
レーザー溶断されたフューズによって規定されるライト
カラムアドレスと一致したとき、アドレス一致信号が出
力され、そのアドレス一致信号に応じてタイミング論理
回路１２が対応するゲート回路１３をターンオンする。ゲート回路１３には冗長メモリセル２０が接続されてお
り、上記ライトカラムアドレスに対応するメモリセルと
して不良メモリセルに代わってこの冗長メモリセル２０
にデータの書き込みが行われる。上記冗長メモリセル２
０への書き込み動作のとき、タイミング論理回路１２か
らリペアアドレスラッチ信号ＷＲＤＥが出力される。こ
のリペアアドレスラッチ信号ＷＲＤＥはリードポート２
内のラッチ回路２１のクロックＣＫ端子に印加され、ラ
イトカラムカウンタ１０からのライトカラムアドレス信
号ＷＹをラッチ回路２１にラッチさせる。

【００１０】次いで、読み出し動作について述べる。読
み出し動作においては、リードカラムカウンタ３０から
リードカラムアドレス信号ＲＹが発生される。このリー
ドカラムアドレス信号ＲＹはアドレス比較回路２２に印
加され、ラッチ回路２１に記憶されたアドレスと比較さ
れる。アドレス比較回路２２はこれらのアドレスが一致
したときアドレス一致信号をタイミング論理回路２３に
出力する。タイミング論理回路２３は上記タイミング論
理回路１２と同様、冗長メモリセル２０に接続された対
応するゲート回路２４をターンオンする。これにより、
冗長メモリセル２０からの読み出しが行われる。

【００１１】冗長メモリセル２０にはまず、書き込み動
作が行われた後、そのメモリセルの内容の読み出し動作
が行われるから、半導体記憶装置の起動後の最初の書き
込み動作において、不良メモリセルのアドレスをリード
ポート２内のラッチ回路２１に自動的に記憶させ、フュ
ーズデコーダ１１に設定されたアドレスを用いた上記冗
長メモリセル２０に対する読み出しが行われる。この実
施例において、フューズはライトポート１内のフューズ
デコーダ１１のみ設ければよく、リードポート２、３に
設ける必要がない。ライトポートの数が増えた場合、あ
るライトポート、たとえば、第１のライトポート内のみ
にフューズデコーダ１１を設け、他のライトポートは、
リードポート２内のアドレス比較回路２２、タイミング
論理回路２３およびゲート回路２４に対応する回路を設
け、不良メモリセルのアドレスは回路２１の出力アドレ
スを入力すればよい。ライトポート内のアドレス比較回
路２２に相当するアドレス比較回路にはそのライトポー
トにおけるライトカラムカウンタからのライトカラムア
ドレス信号ＷＹが印加され、このライトカラムアドレス
信号について上記アドレス比較が行われる。

【００１２】図２に図１に示した冗長回路のライトポー
ト１およびリードポート２の詳細回路構成を示す。図２
には図１に示したライトカラムカウンタ１０、ゲート回
路１３、冗長メモリセル２０およびリードカラムカウン
タ３０を示していない。ライトカラムカウンタ１０から
ライトカラムアドレス信号ＷＹ、この回路においては、
１６ビットのライトカラムアドレス信号ＷＹ０〜ＷＹ７
、＊ＷＹ０〜＊ＷＹ７（＊は信号反転を示す，以下同様
）を入力するフューズデコーダ１１は、１６個の第１群
のフューズＦＡ１〜ＦＡ１６を有している。これらのフ
ューズＦＡ１〜ＦＡ１６は半導体装置のポリシリコン層
によって形成されている。また、これらのフューズＦＡ
１〜ＦＡ１６の所定のものが不良メモリセルのアドレス
に対応して予めレーザー溶断されている。フューズデコ
ーダ１１はさらに、ＡＮＤゲート１１１〜１１４、これ
らのＡＮＤゲート１１１〜１１４の出力に接続されたＭ
ＯＳトランジスタ１１５〜１１８を有している。ＡＮＤ
ゲート１１１〜１１４およびトランジスタ１１５〜１１
８はそれぞれ、フューズＦＡ１〜ＦＡ１６、換言すれば
、不良メモリセルのアドレスに対応した数、１６個だけ
併設されている。トランジスタ１１５〜１１８の電源電
圧ラインのノードＮＡの電位を上昇させるためチャージ
アップ回路１１９が設けられている。タイミング論理回
路１２は、遅延型フリップフロップ（ＤＦＦ）１２１、
ＡＮＤゲート１２２、第２のフューズ群ＦＢ１〜ＦＢ４
、４個の第１列のトランジスタ群１３１〜１３４、４個
の第２列のトランジスタ群１３５〜１３８および直列イ
ンバータ回路１３９〜１４２からなるトランジスタゲー
ト１３Ａ〜１３Ｄを有する。これらトランジスタゲート
１３Ａ〜１３Ｄの先端にはそれぞれゲート回路が接続さ
れている。使用する冗長メモリセルに接続される第２群
のフューズの１つＦＢ１が予めレーザー溶断されている
。

【００１３】リードポート２内のラッチ回路２１は、ラ
イトカラムアドレス信号ＷＹ０〜ＷＹ７の値を記憶する
８個のＤＦＦ２１１〜ＤＦＦ２１２、遅延回路２１３、
タイミング論理回路１２からの出力信号ＷＲＤ０〜ＷＲ
Ｄ３を記憶する４個のＤＦＦ２１４〜ＤＦＦ２１７を有
する。ＤＦＦ２１１〜ＤＦＦ２１２は不良メモリセルの
アドレスを記憶する回路である。また、ＤＦＦ２１４〜
ＤＦＦ２１７はタイミング論理回路１２内の第２群フュ
ーズＦＢ１〜ＦＢ４の溶断状態を記憶する回路である。アドレス比較回路２２は８個の排他的論理和（ＥＯＲ）
ゲート２２１〜２２２、および、ＮＯＲゲート２２３を
有する。タイミング論理回路２３は、ＤＦＦ２３１、Ａ
ＮＤゲート２３２、４個並列に設けられたＡＮＤゲート
２４３〜２４６からなる。これらのＡＮＤゲートの先端
にはゲート回路が接続されており、これらのＡＮＤゲー
トの一方の入力端子にはタイミング論理回路１２のフュ
ーズ溶断状態を示す信号ＷＲＤ０〜ＷＲＤ３を記憶した
ＤＦＦ２１４〜ＤＦＦ２１７のＱ出力が印加されている
ので、ゲート回路２４はゲート回路１３に接続される冗
長メモリセルと同じ冗長メモリセルに接続される。

【００１４】図３の書き込みタイミングチャートを参照
して図２の冗長回路の書き込み動作を述べる。この実施
例においては、ビットアドレスＮのメモリセルが不良で
冗長メモリセルに置き換えられるとしている。したがっ
て、フューズデコーダ１１の第１群のフューズＦＡ１〜
ＦＡ１６はアドレスＮに対応してレーザー溶断されてい
る。ライトクロックＷＣＫに応じて，ライトカラムカウ
ンタ１０からのライトカラムアドレス信号ＷＹ０〜ＷＹ
７で示されるライトカラムアドレスが更新される。フュ
ーズデコーダ１１内のＡＮＤゲート１１１〜１１４には
ライトクロックＷＣＫより所定時間遅延され、さらに信
号反転された反転遅延ライトクロック＊ＷＣＫＤが印加
されている。これらＡＮＤゲート１１１〜１１４出力が
アドレスＮを示すときノードＮＡの電位は破線データ示
したように「低」レベルにならず、「高」レベルのまま
となる。このことは、ライトカラムカウンタ１０からの
ライトカラムアドレスとフューズ溶断状態で示される設
定アドレスとが一致したことを示す。したがって、フュ
ーズデコーダ１１はアドレス一致回路としても機能して
いる。ノードＮＡの上記レベル信号がチャージアップ回
路１１９を介してＤＦＦ１２１に印加され、ライトクロ
ックＷＣＫに応じてラッチされる。このＤＦＦ１２１の
Ｑ出力がＡＮＤゲート１２２に印加され，次のライトク
ロックＷＣＫのタイミングでＡＮＤゲート１２２からリ
ペアアドレスラッチ信号ＷＲＤＥとして出力される。本
実施例においては、タイミング論理回路１２内の第２群
のフューズＦＢ１がレベル溶断されている。その結果と
して、ライトデータＷＲＤ０のみが「高」レベルとなり
、このライトデータＷＲＤ０によって冗長メモリセルの
対応するメモリセルにデータ書き込みが行われる。

【００１５】図５の読み出しタイミングチャートを参照
して図２の冗長回路の読み出し動作について述べる。読
み出し動作を行う前、半導体記憶装置の初期状態におい
て、「低」レベルの読み出しクリア信号ＲＥＤＣＲが図
示しないメモリ制御回路から出力され、ラッチ回路２１
内のライトカラムアドレス信号ＷＹ０〜ＷＹ７の値を記
憶するＤＦＦ２１１〜２１２をリセットしておく。半導
体記憶装置の初期動作において、読み出し動作の前にま
ず上述した書き込み動作が行われるから、上記書き込み
動作において、リペアアドレスラッチ信号ＷＲＤＥが発
生されたとき、その時のライトカラムアドレス信号ＷＹ
０〜ＷＹ７の値がＤＦＦ２１１〜２１２に記憶される。また、リペアアドレスラッチ信号ＷＲＤＥは遅延回路２
１３を介して遅延され、この遅延リペアアドレスラッチ
信号Ｃに応じて上記タイミング論理回路１２からのライ
トデータＷＲＤ０がラッチ２１内のＤＦＦ２１４にセッ
トされる。以上の初期設定動作が行われた後、通常の読
み出し動作が行われる。読み出し動作においてリードカ
ラムカウンタ３０からリードカラムアドレス信号ＲＹ１
０〜ＲＹ１７が出力される。アドレス比較回路２２内の
ＥＯＲゲート２２１〜２２２はラッチ回路２１内のＤＦ
Ｆ２１１〜２１２に記憶されたアドレスＮとしてのアド
レスＢ０〜Ｂ７とリードカラムカウンタ３０からのリー
ドカラムアドレス信号ＲＹ１０〜ＲＹ１７の値とを比較
して、リードカラムアドレス信号ＲＹ１０〜ＲＹ１７の
値がアドレスＮで両者のアドレスが一致したとき、アド
レス比較回路２２はＮＯＲゲート２２３を介してアドレ
ス一致信号を出力する。このアドレス一致信号はリード
クロックＲ１ＣＫによってＤＦＦ２３１にラッチされ、
次のリードクロックＲ１ＣＫにおいて、「高」レベル信
号のタイミング信号としてＡＮＤゲート２３１から出力
される。上述したようにＤＦＦ２１４のＱ出力のみが「
高」レベルであるから、ＡＮＤゲート２４３の出力が「
高」レベルとなり、上記タイミング論理回路１２で指定
される冗長メモリセルと同じ冗長メモリセルからデータ
の読み出しが行われる。リードポート３についても上記
同様の動作が行われるが、ＤＦＦ２１１〜２１２および
ＤＦＦ２１４〜２１７に対応するものはリードポート３
にはなく、リードポート２のものが共用して用いられる
。

【００１６】以上述べたように、ライトポート１内に共
通に第１群のフューズＦＡ１〜ＦＡ１６と第２群のフュ
ーズＦＢ１〜ＦＢ４を設け、上記のようにこれらのフュ
ーズを上記のようにレーザー溶断するだけで、リードポ
ート２、３における読み出し動作においても、書き込み
冗長メモリセルと同じ冗長メモリセルからの読み出し動
作が可能となる。

【００１７】図２における第１群のフューＦＦＡ１〜Ｆ
Ａ１６、および／または、第２群のフューズＦＢ１〜Ｆ
Ｂ４をフューズ以外の他のアドレス発生手段を用いるこ
とができる。たとえば、フューズに代えてフリップフロ
ップを設け、このフリップフロップに上記アドレスを半
導体記憶装置の初期動作のときにメモリ制御回路から設
定するようにしてもよい。そのようにすれば、レーザー
溶断を行う必要がなく、さらに、一旦ある不良メモリセ
ル用に設定したアドレスを他の不良メモリセルのアドレ
スに容易に変更することもできる。すなわち、冗長メモ
リセルの利用の自由度を増大させることができる。

【００１８】図５に本発明の冗長回路の第２実施例の回
路構成図を示す。この回路構成は、フィールドメモリな
どのように多くの入出力ポートを有する場合、ライトポ
ートおよびリードポートに共通に不良メモリセルのアド
レスを発生するアドレス発生回路４０を設けたものであ
る。ここではリードポート５、７、ライトポート６、８
示している。このアドレス発生回路４０のアドレスの設
定は上述したようにフューズを用いてもよく、あるいは
、ラッチ回路を用いてもよい。半導体記憶装置の初期動
作においてメモリ制御回路（図示せず）からアドレス発
生回路４０にアクティブ信号ＡＣＴが出力され、このア
クティブ信号ＡＣＴに応じてアドレス発生回路４０が記
憶しているアドレスを出力する。アクティブ信号ＡＣＴ
を遅延した記憶制御信号ＭＥＭＣＮＴに応じてアドレス
発生回路４０から出力されるアドレスがラッチ回路５１
に記憶される。リードポート５、７およびライトポート
６、８内の回路構成は実質的に図２に示したリードポー
ト３内の回路構成と同様であり、それぞれの各カラムカ
ウンタからカラムアドレスが印加される。

【００１９】本発明の実施に際しては上述したものの他
、種々の変形形態をとることができる。たとえば、図２
に示したそれぞれの部分、たとえば、フューズデコーダ
１１、ゲート回路１３などの回路構成は上記同様の機能
を発揮する他の種々の回路構成をとることができる。

【００２０】以上の記述においては、１つの不良メモリ
セルを救済する場合について述べたが、複数の不良メモ
リセルを同時に救済する場合には上記同様の冗長回路を
複数個設ければよいことは自明である。

【００２１】

【発明の効果】以上に述べたように、本発明によれば、
入出力ポートの数に依存せず、半導体記憶装置の不良メ
モリセルに対して１つのアドレス発生回路を設ければよ
いので、冗長回路の回路構成が簡単になり、半導体記憶
装置の集積度が向上する。またアドレス発生回路は１つ
設ければよいから、不良メモリセルのアドレス設定が簡
単になり、作業性が向上する。複数のアドレス設定を行
うことによるアドレスの誤設定の問題も発生しない。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置の第１実施例の冗長回
路の回路構成図である。

【図２】図１に示した冗長回路の詳細回路構成である。

【図３】図２の冗長回路の書き込み動作を示すタイミン
グチャートである。

【図４】図２の冗長回路の読み出し動作を示すタイミン
グチャートである。

【図５】本発明の半導体記憶装置の第２実施例の冗長回
路の回路構成図である。

【図６】従来の冗長回路を示す図であって、（Ａ）はラ
イトポート内の回路構成、（Ｂ）はリードポート内の回
路構成を示す。

【符号の説明】

１、６・・ライトポート、２、５・・リードポート、１
０・・ライトカラムカウンタ、１１・・フューズデコー
ダ、１２・・タイミング論理回路、１３・・ゲート回路
、２０・・冗長メモリセル、２１・・ラッチ回路、２２
・・アドレス比較回路、２３・・タイミング論理回路、
２４・・ゲート回路、３０・・リードカラムカウンタ。

Claims

【特許請求の範囲】

【請求項１】　　冗長メモリセルと入力ポートまたは出
力ポートを有し、本来のメモリセルが不良のとき上記冗
長メモリセルを不良メモリセルの救済用メモリセルとし
て使用する半導体記憶装置であって、不良メモリセルに
対応して１つの、不良メモリセルのアドレスを発生する
アドレス発生回路と、上記アドレス発生回路からのアド
レスを記憶するアドレス記憶回路を有し、上記ポートの
それぞれに、上記アドレス記憶回路に記憶されたアドレ
スとアクセスアドレスとを比較し一致したとき一致信号
を出力するアドレス比較回路、上記冗長メモリセルに接
続され該一致信号に応答して付勢され上記冗長メモリセ
ルを付勢させるゲート回路を備えたことを特徴とする半
導体記憶装置。
【請求項２】　　上記アドレス発生回路は複数のフュー
ズを有し、該フューズが所定のビットアドレスを規定す
るように予め切断されている請求項１記載の半導体記憶
装置。
【請求項３】　　上記アドレス発生回路は上記アドレス
を記憶するラッチ回路を有する請求項１記載の半導体記
憶装置。