JPS6337899A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、冗長構成にして欠陥ビット救済を可能とし
た半導体記憶装置に関し、特にそのスタティックコラム
モードのアクセス時間の短縮化に関するものである。

〔従来の技術〕

第４図は例えば特公昭６１−８５２０号公報に示された
欠陥ビットの救済を行う従来の冗長構成半導体記憶装置
である。この第４図において、ｌはセンスアンプ列、２
は予備メモリセルアレイ、２゛は予備メモリセル、３は
本体側メモリセルアレイ、３°は本体側メモリセルアレ
イ３の中に存在する欠陥メモリセルである。４はワード
線駆動回路、５はロウデコーダ回路、６は予備ロウデコ
ーダ回路、６゛は欠陥メモリセルの番地に応じてレーザ
ビーム等で溶断される信号経路遮断素子（以下ＰＲＯＭ
素子と呼ぶ）、７はロウデコーダ機能停止回路である。

８は制御信号発生回路、９はワード線クロック発生回路
、ｌＯはワード線駆動クロ。

り発生回路９を活性化するタイミングの調整を行うダミ
ーデコーダ回路、１１はマルチプレクサ回路、１２はコ
ラムデコーダ回路、１３はデータ入出カバソファ回路で
ある。また、１４はデータ入出力線、１５はビット線、
１６は予備ワード線、１７はワード線、Φｐはプリチャ
ージ用クロック、Φｒｅｄは欠陥ビット救済時にのみ“
Ｌ”レベル（低電圧レベル）となる信号である。

次に欠陥ビット救済時のメモリ読み出し動作を説明する
。ここでは、欠陥メモリセル３′が、該欠陥メモリセル
３゛の接続されている同一ビット線１５上の予備メモリ
セル２゛に置換される場合を仮定している。

まず、アドレスバッファ出力信号（以下アドレス信号と
略称する）がロウデコーダ回路５及び予備ロウデコーダ
回路６に入力されると、予備ロウデコーダ回路６ではＦ
ＲＯＭ素子６”に登録済の番地とこのアドレス信号との
照合が行われ、両者が一致すると予備ロウデコーダ回路
６の出力は制御信号発生回路８を活性化する。

次に制御信号発生回路８はロウデコーダ機能停止回路７
及びダミーデコーダ回路１０を活性化する。ダミーデコ
ーダ回路１０の出力は、ロウデコーダ機能停止回路７が
動作してロウデコーダ回路５が機能停止するタイミング
で確定する。ダミーデコーダ回路１０の出力はワード線
駆動クロック発生回路９を活性化し、これにより発生さ
れたワード線駆動クロックがワード線駆動回路４を活性
化する。この時点においては、既にロウデコーダ機能停
止回路７がロウデコーダ回路５を不活性化しているため
に、該ロウデコーダ回路５に接続されたワード線駆動回
路４は、このワード線駆動回路４に接続されているワー
ド線１７のレベルを“Ｌ″レベル維持する。

一方、予備ワード線１６はワード線駆動回路４によって
″Ｈ″レベル（高電圧レベル）となり、予備ワード１３
１１６に接続されている一列分の予備メモリセルアレイ
２の各セル情報に応じた微小信号電圧が全ビット線に現
れる。その後センスアンプ列１が活性化して前記微小信
号は増幅され、マルチプレクサ回路１１に伝達される。

マルチプレクサ回路１１では、コラムデコーダ回路１２
の選択信号によりビット線１５に接続されている予備メ
モリセル２”のセル情報のみを選択し、この情報がデー
タ入出力線１４を通してデータ入出カバソファ回路１３
に入力され、セル情報の読み出しが行われる。

〔発明が解決しようとする問題点〕

以上のような従来の冗長構成半導体記憶装置において、
欠陥ビットのアドレスと入力アドレスの照合を行う回路
は、欠陥ビットのアドレスと入力アドレスの照合を行う
前に、この照合回路を初期化するためのプリチャージ期
間が必要である。この期間中、照合回路に入力するアド
レスバッファ出力信号は低レベルに保持する必要があり
、プリチャージ期間後、アドレスバッファ出力を活性化
した時点で照合回路が動作する。列アドレスを冗長構成
にした半導体記憶装置においては、通常のアクセスモー
ドでは、列アドレスが決まる前にＲＡＳなどのストロー
ブ信号に同期して前記のプリチャージを行うことができ
るが、ＲＡＳ信号で行を選択した後は、アドレス信号の
変化によって読み出しメモリセルのアドレスが変化して
いくようなスタティックコラムモードでは、外部入力ア
ドレスが変化した後一旦アドレスバッファ出力を低レベ
ルにし、前記のプリチャージを行い、その後アドレスバ
ッファ出力を活性化して照合回路を動作させる必要があ
る。従って、アドレスバッファ出力を活性化する前に、
プリチャージ期間が必要である従来の照合回路を用いた
冗長回路では、スタティックコラムモードの列アドレス
が変化してからデータが読み出されるまでの時間（アク
セス時間）の高速が難しいという欠点があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、冗長構成にした半導体記憶装置のスタティ
ックコラムモードのアクセス時間を高速化することので
きる半導体記憶装置を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る半導体記憶装置は、その照合回路のプリ
チャージする節点と、この節点にプリチャージされた電
荷が照合回路動作時にＰＲＯＭ素子とゲート素子を通じ
て流れ込む節点との電位をプリチャージ期間に同電位と
なるようにしたものである。

〔作用〕

この発明においては、照合回路のプリチャージ期間中、
プリチャージされる節点とプリチャージされた電荷がＰ
ＲＯＭ素子とゲート素子とを通じて流れ込む節点との電
位を同電位としているので、プリチャージ期間中、アド
レスバッファを不活性化する必要がない、即ちアドレス
バッファが活性化されていても、上記両節点に電流は流
れない。

従って、プリチャージ期間中にアドレスバッファ出力を
確定させておき、プリチャージ期間終了俊速やかに照合
回路を動作させることができ、スタティックコラムモー
ドのアクセス時間が短縮する。

〔実施例〕

以下、本発明の実施例を図について説明する。

第１図は本発明の一実施例による冗長構成半導体記憶装
置の構成図である０図において、１はセンスアンプ列、
２は予備メモリセルアレイ、３は本体側メモリセルアレ
イ、４はワード線駆動回路、５はロウデコーダ回路、１
１はマルチプレクサ回路、１３はデータ入出カバソファ
回路、１４はデータ入出力線、１２はコラムデコーダ回
路、１９はコラムデコーダ活性化信号発生回路、２０は
予備列選択回路である。６は入力アドレスと欠陥メモリ
セルのアドレスを照合する照合回路、２２はアドレスバ
ッファ、２３はプリデコーダ回路、２４はアドレスが変
化したことを検知するアドレス変化検出回路、２５は制
御回路である。また、Ｃ下はセンス動作終了後、低レベ
ルに変化する信号、ＡＴＤはアドレス変化検出回路２４
の出力信号で、ＣＥが高レベルの時又はアドレスが変化
した時、高レベルとなる信号である。ＣＹは信号ＡＴＤ
と相補の信号、ＣＹＤは信号ＣＹよりも一定期間遅れて
低レベルから高レベルに変化する信号、ｙｎはプリデコ
ード信号、ｅＸＡｏ〜ｅｘＡ９は外部入力アドレス信号
、Ａｎ、Ａｎはデコーダ１８を駆動するアドレスバッフ
ァ出力信号、Ａｎｌ　、　Ａｎ゛は照合回路６を駆動す
るアドレスバッファ出力信号、Ａ　ｎ”、　Ａ　ｎ”は
アドレス変化検出回路２４を駆動するアドレスバッファ
出力信号であり、が小さい。

第２図は入力アドレスと欠陥メモリセルのアドレスを照
合する照合回路６の実施例であり、Ｆ１〜Ｆ２０はＰＲ
ＯＭ素子であり、その一部は欠陥メモリセルのアドレス
に応じて溶断されている。

Ｑ１〜Ｑ２０．Ｑ２４はＮ型ＭＯ３ＦＥＴ、Ｑ２１、Ｑ
２２．Ｑ２３はＰ型ＭＯ３ＦＥＴである。

このように本実施例の照合回路は、アドレス信号Ａｎ’
　、Ａｎ’が入力する複数のトランジスタ（ゲート素子
）とこれに直列接続されたＰＲＯＭ素子（ヒユーズ素子
）とによって放電経路が形成されたダイナミックＮＯＲ
回路から構成されている。

次に動作について説明する。

第３図において、時刻ｔ＝ｔ　１でアドレスが変化した
時、アドレス変化検出回路２４の出力信号ＡＴＤは一定
期間高レベルとなるとともに、信号ＣＹは一定期間低レ
ベルとなる。このとき、トランジスタＱ２２．Ｑ２３は
導通状態、トランジスタＱ２４は非導通状態となり、照
合回路出力信号Ｃｉ（プリチャージする節点）と第２図
の節点２６とは高電位にプリチャージされる。従って両
節点（Ｃｉと節点２６）は同電位となり、トランジスタ
Ｑ１〜Ｑ２０に入力する信号によらず、出力信号Ｃｉは
高レベルに保たれるので、該信号Ｃｉのプリチャージと
平行してアドレスバッファを動作させることができる。

次に信号ＣＹが“Ｈ”レベルに変化するとトランジスタ
Ｑ２４が導通する。そして入力アドレスがＰＲＯＭ素子
に登録済みの欠陥ビットのアドレスと一致しない場合は
、レーザビームで溶断されないＰＲＯＭ素子に直列に接
続されたトランジスタの少なくとも１つが導通するので
、このトランジスタを通じて照合回路出力信号Ｃｉは“
Ｌ”レヘ／Ｌ／に放電される。逆に入力アドレスが欠陥
ビットのアドレスと一致する場合は、レーザビームで溶
断されていないＰＲＯＭ素子に接続したトランジスタは
全て非導通となるので、照合回路出力信号Ｃｉは“Ｈ″
レベルままとなる。

以上のようにして、信号ＣＹが“Ｈ”レベルに変化した
後、入力アドレスとＰＲＯＭ素子に登録した欠陥ビット
のアドレスとの照合が行われるが、本実施例による照合
回路では、信号ｃｙが“Ｌ”レベルとなるプリチャージ
期間中に、照合回路に入力するアドレス信号のレベルが
確定しているので、プリチャージ終了後、すぐに照合動
作を行うことができる。照合回路の出力信号Ｃｉは予備
列選択回路２０とコラムデコーダ活性化信号発生回路１
９に入力する。

ここで、コラムデコーダ活性化信号発生回路はＮＯＲ回
路であり、従って本実施例では予備列を４列備えている
が、欠陥列アドレスが入力すると、ＣＹ倍信号“Ｈ”レ
ベルに変化しても４つの照合回路の出力信号Ｃ１，Ｃ２
，Ｃ３，Ｃ４のいずれか１つは“Ｈ”レベルを維持し、
コラムデコーダ活性化信号ＮＣＲは“Ｌ”レベルに維持
され、コラムデコーダは動作せず、本体側メモリセルは
選択されない。

一方欠陥列アドレスが入力しないときは、ＣＹ倍信号“
Ｈ″レベル変化すると、Ｃ１，Ｃ２゜Ｃ３，Ｃ４は全て
“Ｌ″レベル変化し、コラムデコーダ活性化信号ＮＣＲ
は“Ｈ°レベルとなり、コラムデコーダが動作し、本体
側メモリセルが選択される。予備列選択回路２０は照合
回路出力信号ＣｉとＣＹＤ信号のＡＮＤ回路であり、欠
陥セルのアドレスが入力して照合回路の出力Ｃｉが“Ｈ
”レベルノ時、ＣＹ倍信号“Ｈ”レベルとなり、照合回
路が動作し、次いでコラムデコーダ活性化信号ＮＣＨの
レベルが定まった時点で、ＣＹＤ信号が高レベルとなる
と予備列選択回路２０の出力は“Ｈ”レベルとなり、予
備列が選択される。

このような本実施例では、照合回路のプリチャージ期間
中、Ｃｉと節点２６とを同電位としているので、該プリ
チャージ期間中入力アドレスを活性化しても両者間に電
流が流れることはなく、従って従来のようにプリチャー
ジ期間中アドレス信号を不活性にする必要がなく、プリ
チャージ終了後速かに照合動作を行うことができる。

なお、上記実施例ではスタティックコラムモードを備え
たダイナミックＲＡＭの冗長構成について説明したが、
スタティックＲＡＭの列又は行の冗長構成にも同様に通
用できる。

〔発明の効果〕

以上のように、この発明に係る半導体記憶装置によれば
、照合化のプリチャージ期間中、プリチャージされる節
点とプリチャージされた電荷がＰＲＯＭ素子とゲート素
子を通じて流れ込む節点の電位を同電位としているので
、プリチャージ期間中にもこれと平行してアドレスバッ
ファを動作させることができ、該プリチャージ期間終了
俊速やかに照合回路を動作させてスタティックコラムモ
ードにおけるアクセス時間を短縮する効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体記憶装置の構
成図、第２図は欠陥アドレスと入力アドレスを照合する
回路の具体的構成例を示す図、第３図は上記実施例の動
作を説明するための信号のタイミング図、第４図は従来
の冗長構成半導体記憶装置の構成図である。 ２・・・予備メモリセルアレイ、２゛・・・予備メモリ
セル、３・・・本体側メモリセルアレイ、３゛・・・欠
陥メモリセル、Ｆ１〜Ｆ２０・・・ＰＲＯＭ素子、Ｑ１
〜Ｑ２０．Ｃ２４・・・ＮＭＯ３ＦＥＴ、Ｑ２１．Ｃ２
２、Ｃ２３・・・ＰＭＯ３棄子。 なお図中同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）１ビットの情報を記憶するための本体側メモリセ
   ル及び欠陥ビット救済用の予備メモリセルを複数個有し
   、該複数個の本体側メセリセル内の欠陥メモリセルの番
   地を上記予備メモリセルの番地に置換することにより欠
   陥ビットの救済を行う冗長構成半導体記憶装置において
   、 欠陥ビットの番地と入力アドレスとの照合を行う照合回
   路と、 欠陥ビットの番地と入力アドレスとが一致したとき予備
   メモリセルを選択する予備列選択回路と、欠陥ビットの
   番地と入力アドレスとが一致しないとき本体側メモリセ
   ルを選択するためのデコーダを活性化する信号を発生す
   るデコーダ活性化信号発生回路とを備え、 上記照合回路は、アドレス信号とこれと相補のアドレス
   信号とが入力する複数のゲート素子と、この各ゲート素
   子に直列に接続されたヒューズ素子とによって放電経路
   が形成されたダイナミックＮＯＲ回路からなり、プリチ
   ャージ時に、上記直列接続したゲート素子とヒューズ素
   子の両端が同電位となるものであることを特徴とする半
   導体記憶装置。