JPH04344531A - 命令フェッチ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はプロセッサとキャッシュ
とを備えた電子計算機に於ける命令フェッチ制御方式に
関する。

【０００２】

【従来の技術】プロセッサとキャッシュとを備えた電子
計算機に於いては、高速化のため、従来より、プロセッ
サによる命令の先読みが行なわれている。ところで、命
令の先読みは、固定ワード長のデータをキャッシュから
プロセッサへバースト転送することにより行なっている
が、従来は、バースト転送を開始すると、それが終了す
るまで、次のバースト転送を開始することができなかっ
た。

【０００３】

【発明が解決しようとする課題】上述したように、従来
は、バースト転送を開始すると、それが終了するまで、
次のバースト転送を開始することができなかったため、
プロセッサが分岐を検出した場合も、それが命令フェッ
チのバースト転送中である場合は、そのバースト転送が
終了してからでなければ、分岐先の命令をフェッチする
ためのバースト転送を行なうことができない。従って、
従来例では不要な命令のフェッチのために、電子計算機
性能に大きく影響する分岐動作の性能が低下する問題が
あった。

【０００４】本発明の目的は分岐動作の性能向上を図る
ことにある。

【０００５】

【課題を解決するための手段】本発明は上記目的を達成
するため、キャッシュとの間で固定ワード単位のバース
ト転送を行なって命令をフェッチするプロセッサを備え
た電子計算機に於いて、前記プロセッサに、フェッチ先
のアドレスを前記キャッシュに対して出力するプリフェ
ッチアドレスカウンタと、前記キャッシュから転送され
た命令を空部分に保持するプリフェッチバッファと、該
プリフェッチバッファに保持された命令を順次デコード
して分岐を検出することにより分岐指示を出力すると共
に、前記プリフェッチバッファに分岐先アドレスをセッ
トする分岐制御回路と、前記固定ワード単位のバースト
転送が終了し、且つ前記プリフェッチバッファに前記固
定ワード分の空が存在することにより前記プリフェッチ
アドレスカウンタを歩進して前記キャッシュに対してフ
ェッチ起動指示を出力し、前記分岐制御回路から分岐指
示が出力されることにより前記プリフェッチバッファを
全て空にして前記キャッシュに対してフェッチ起動指示
を出力するプリフェッチ制御回路とを設け、前記キャッ
シュに、前記プロセッサに対する命令が格納されている
メモリと、前記フェッチ起動指示に応答して前記プリフ
ェッチアドレスカウンタから出力されているアドレスを
保持するアドレスラッチ回路と、前記フェッチ起動指示
に応答して前記メモリの前記アドレスラッチ回路が保持
しているアドレスに格納されている命令を１ワード目か
ら順次前記プロセッサにバースト転送する転送制御回路
とを設けたものである。

【０００６】

【作用】プリフェッチ制御回路は固定ワード単位のバー
スト転送が終了し、且つプリフェッチバッファに上記固
定ワード分の空が存在することによりプリフェッチアド
レスカウンタを歩進し、更に、キャッシュに対してフェ
ッチ起動指示を出力する。

【０００７】キャッシュ内のアドレスラッチ回路はフェ
ッチ起動指示に応答してプリフェッチアドレスカウンタ
の出力を保持し、転送制御回路はプロセッサに対する命
令が格納されているメモリのアドレスラッチ回路が保持
しているアドレスに格納されている命令を１ワード目か
ら順次プロセッサにバースト転送する。

【０００８】プロセッサからバースト転送された命令は
プロセッサ内のプリフェッチバッファに順次格納される
。バースト転送が行なわれている間に、分岐制御回路が
プリフェッチバッファに格納されている命令をデコード
して分岐を検出すると、プリフェッチアドレスカウンタ
に分岐先アドレスがセットされ、プリフェッチ制御回路
に分岐指示が出力される。プリフェッチ制御回路は分岐
指示が加えられることにより、プリフェッチバッファを
全て空状態にし、その後、キャッシュに対してフェッチ
起動指示を出力する。

【０００９】バースト転送を行なっている間に上記フェ
ッチ起動指示が加えられると、キャッシュ内の転送制御
回路は現在行なっているバースト転送を中断し、プロセ
ッサに対する命令が格納されているメモリのアドレスラ
ッチ回路が保持しているアドレス（分岐先アドレス）に
格納されている命令を１ワードメモリから順次プロセッ
サにバースト転送する。

【００１０】

【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。

【００１１】図１は本発明の実施例のブロック図であり
、プロセッサ１と、キャッシュ２とから構成されている
。

【００１２】プロセッサ１は分岐先のアドレスを保持す
る分岐先アドレスレジスタ１１と、フェッチアドレスを
保持するプリフェッチアドレスカウンタ１２と、キャッ
シュ２から転送されてきたデータ（命令）を保持する２
組のプリフェッチバッファ１３−１，１３−２と、プリ
フェッチバッファ１３−１，１３−２の制御を行なうと
共にキャッシュ２に対してフェッチ起動を指示するサイ
クルスタート信号ＣＳＴを出力するプリフェッチ制御回
路１４と、プリフェッチバッファ１３−１，１３−２の
内の一方を選択するマルチプレクサ１５と、マルチプレ
クサ１５から出力された命令をデコードして分岐を検出
することにより分岐指示をプリフェッチ制御回路１４に
対して出力する分岐制御回路１６と、分岐先アドレスを
計算する分岐先アドレス計算回路１７とを備えている。 尚、プリフェッチバッファ１３−１，１３−２は共に４
ワード分のデータと、各ワード毎のバリッドビット（そ
のワードが有効か否かを示すビット）を保持できる容量
を有している。

【００１３】キャッシュ２はプリフェッチアドレスカウ
ンタ１２から出力されているアドレスＡＤＤを保持する
アドレスラッチ回路２１と、ワードカウンタ２２と、ワ
ードカウンタ２２の制御を行なうと共にプロセッサ１に
対してデータ応答信号ＲＤＹを出力する転送制御回路２
３と、プロセッサ１に対する命令が格納されているメモ
リ２４と、メモリ２４から出力される４ワードのデータ
の内の１つを選択するマルチプレクサ２５とを備えてお
り、マルチプレクサ２５で選択されたデータＤＡＴがプ
ロセッサ１に転送される。

【００１４】次に、本実施例の動作を説明する。尚、本
実施例では、１回のバースト転送は４ワード単位で行な
われるものとする。

【００１５】先ず、分岐を含まない通常のフェッチ動作
について説明する。

【００１６】プリフェッチ制御回路１４はプリフェッチ
バッファ１３−１，１３−２に４ワード分以上の空があ
る場合、プリフェッチアドレスカウンタ１２の内容を＋
１した後、キャッシュ２に対してサイクルスタート信号
ＣＳＴを出力するものであり、初期状態に於いては、プ
リフェッチバッファ１３−１，１３−２は共に空となっ
ているので、プリフェッチ制御回路１４はプリフェッチ
カウンタ１２の内容を＋１した後、キャッシュ２に対し
てサイクルスタート信号ＣＳＴを出力することになる。

【００１７】プリフェッチ制御回路１４からサイクルス
タート信号ＣＳＴが出力されると、キャッシュ２内のア
ドレスラッチ回路２１はプリフェッチアドレスカウンタ
１２から出力されているフェッチ先のアドレスＡＤＤを
保持し、転送制御回路２３はワードカウンタ２２に初期
値「０」を設定する。アドレスラッチ回路２１にフェッ
チ先のアドレスが保持されることにより、メモリ２４か
らそのアドレスに並列に格納されている４ワード分のデ
ータが読み出され、マルチプレクサ２５に加えられる。 マルチプレクサ２５では加えられた４ワード分のデータ
の内のワードカウンタ２２によって示される１ワード目
のデータをプロセッサ１に転送する。これと同時に、転
送制御回路２３はデータ応答信号ＲＤＹを出力する。

【００１８】データ応答信号ＲＤＹが加えられると、プ
リフェッチ制御回路１４は２組のプリフェッチバッファ
１３−１，１３−２の内の一方（プリフェッチバッファ
１３−１とする）に対して、１ワード目の領域にキャッ
シュ２からのデータを保持することを指示する。これに
より、プリフェッチバッファ１３−１は１ワード目の領
域にキャッシュ２からのデータを保持すると共に、その
ワード対応のバリッドビットを有効を示すものにする。

【００１９】また、転送制御回路２３はデータ応答信号
ＲＤＹを出力すると、ワードカウンタ２２を＋１する。 これにより、マルチプレクサ２５で２ワード目のデータ
が選択され、プロセッサ１に転送される。以下、同様に
して４ワード目までのデータがプロセッサ１にバースト
転送される。

【００２０】プリフェッチ制御回路１４は４ワード目の
転送が終了すると、つまり４回目のデータ応答信号ＲＤ
Ｙが加えられると、一方のプリフェッチバッファ１３−
２が空であり、４ワード分以上の空があることから、サ
イクルスタート信号ＣＳＴを出力し、次の４ワード分の
命令の転送要求を行なう。

【００２１】次に分岐を含むフェッチ動作について説明
する。

【００２２】分岐制御回路１６はマルチプレクサ１５に
よって抽出された命令をデコードし、分岐を検出すると
、分岐指示をプリフェッチ制御回路１４に対して出力す
る。また、分岐先アドレス計算回路１７はマルチプレク
サ１５から分岐命令が出力されると、分岐先アドレスを
計算してそれを分岐先アドレスレジスタ１１にセットす
る。

【００２３】プリフェッチ制御回路１４は分岐指示が加
えられると、バースト転送中でなければ無条件に、バー
スト転送中であればワードの切れ目つまりデータ応答信
号ＲＤＹが出力されている時に、プリフェッチバッファ
１３−１，１３−２の全てのバリッドビットをクリアし
てプリフェッチバッファ１３−１，１３−２を空状態に
し、更に、分岐先アドレスレジスタ１１にセットされて
いる分岐先アドレスをプリフェッチアドレスカウンタ１
２にセットすると共にキャッシュ２に対してサイクルス
タート信号ＣＳＴを出力する。

【００２４】キャッシュ２内のアドレスラッチ回路２１
はサイクルスタート信号ＣＳＴが出力されることにより
、プリフェッチアドレスカウンタ１２から出力されてい
る分岐先アドレスを保持し、転送制御回路２３はワード
カウンタ２２の内容を初期値「０」にする。これにより
、前述したと同様なフェッチ動作が行なわれ、アドレス
ラッチ回路２１に保持されているアドレスによって示さ
れる命令が１ワード目から順次プロセッサ１にバースト
転送される。

【００２５】

【発明の効果】以上説明したように、本発明は、分岐制
御回路で命令をデコードして分岐を検出した時、先読み
のためのバースト転送の途中であってもバースト転送を
中断し、分岐先アドレスによる新たな先読みのためのバ
ースト転送を開始するものであり、無駄なフェッチが行
なわれないので、従来例に比較して分岐動作性能を向上
させることができる効果がある。

【図面の簡単な説明】

【図１】本発明の実施例のブロック図である。

【符号の説明】

１…プロセッサ ２…キャッシュ １１…分岐先アドレスレジスタ １２…プリフェッチアドレスカウンタ １３−１，１３−２…プリフェッチバッファ１４…プリ
フェッチ制御回路 １５，２５…マルチプレクサ １６…分岐制御回路 １７…分岐先アドレス計算回路 ２１…アドレスラッチ回路 ２２…ワードカウンタ ２３…転送制御回路 ２４…メモリ

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　キャッシュとの間で固定ワード単位の
   バースト転送を行なって命令をフェッチするプロセッサ
   を備えた電子計算機に於いて、前記プロセッサは、フェ
   ッチ先のアドレスを前記キャッシュに対して出力するプ
   リフェッチアドレスカウンタと、前記キャッシュから転
   送された命令を空部分に保持するプリフェッチバッファ
   と、該プリフェッチバッファに保持された命令を順次デ
   コードして分岐を検出することにより分岐指示を出力す
   ると共に、前記プリフェッチバッファに分岐先アドレス
   をセットする分岐制御回路と、前記固定ワード単位のバ
   ースト転送が終了し、且つ前記プリフェッチバッファに
   前記固定ワード分の空が存在することにより前記プリフ
   ェッチアドレスカウンタを歩進して前記キャッシュに対
   してフェッチ起動指示を出力し、前記分岐制御回路から
   分岐指示が出力されることにより前記プリフェッチバッ
   ファを全て空にして前記キャッシュに対してフェッチ起
   動指示を出力するプリフェッチ制御回路とを含み、前記
   キャッシュは、前記プロセッサに対する命令が格納され
   ているメモリと、前記フェッチ起動指示に応答して前記
   プリフェッチアドレスカウンタから出力されているアド
   レスを保持するアドレスラッチ回路と、前記フェッチ起
   動指示に応答して前記メモリの前記アドレスラッチ回路
   が保持しているアドレスに格納されている命令を１ワー
   ド目から順次前記プロセッサにバースト転送する転送制
   御回路とを含むことを特徴とする命令フェッチ制御方式
   。
2. 【請求項２】　　前記プリフェッチバッファは１ワード
   毎にバリッドビットを有し、該バリッドビットにより各
   ワードが空か否かを表示することを特徴とする請求項１
   記載の命令フェッチ制御方式。
3. 【請求項３】　　前記転送制御回路はワードカウンタを
   有し、前記フェッチ起動指示に応答して前記ワードカウ
   ンタに初期値を設定し、前記メモリの前記アドレスラッ
   チ回路に保持されているアドレスに格納されているデー
   タの内の前記ワードカウンタが示すデータを前記プロセ
   ッサに転送し、転送終了によりカウント値を歩進するこ
   とを特徴とする請求項２記載の命令フェッチ制御方式。