JPH04344694A - 図形表示装置 - Google Patents
図形表示装置Info
- Publication number
- JPH04344694A JPH04344694A JP3116450A JP11645091A JPH04344694A JP H04344694 A JPH04344694 A JP H04344694A JP 3116450 A JP3116450 A JP 3116450A JP 11645091 A JP11645091 A JP 11645091A JP H04344694 A JPH04344694 A JP H04344694A
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- JP
- Japan
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- color
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- tone data
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- Pending
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- 235000019646 color tone Nutrition 0.000 claims 8
- 238000010586 diagram Methods 0.000 description 7
- 239000003086 colorant Substances 0.000 description 3
- 238000013500 data storage Methods 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
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- Image Processing (AREA)
- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は図形表示装置に関し、特
に、表示制御部に関する。
に、表示制御部に関する。
【０００２】
【従来の技術】従来、この種の装置は、図５に示すよう
なブロックで構成されている。
なブロックで構成されている。
【０００３】マイクロプロセッサ３０１はマイクロプロ
グラムの実行部であり、メモリ３０２はマイクロプログ
ラムおよびデータの格納部であり、インタフェ―ス制御
部３０３は上位装置とのインタフェ―スを制御する部分
である。
グラムの実行部であり、メモリ３０２はマイクロプログ
ラムおよびデータの格納部であり、インタフェ―ス制御
部３０３は上位装置とのインタフェ―スを制御する部分
である。
【０００４】フレームバッファ３０４は表示画素情報を
格納する部分であり、各プレーンを１ビットに対応づけ
るカラーコードの形式でデータが構築される。
格納する部分であり、各プレーンを１ビットに対応づけ
るカラーコードの形式でデータが構築される。
【０００５】ドットシフタ３０６はフレームバッファ３
０４から読み出される表示画素情報を画素シリアルな情
報に変換する部分である。
０４から読み出される表示画素情報を画素シリアルな情
報に変換する部分である。
【０００６】カラーパレット３０７はドットシフタ３０
６の出力をアドレス情報として色諧調データを出力する
部分であり、フレームバッファ３０４のプレーン数に対
応したエントリィを有するテーブルメモリである。
６の出力をアドレス情報として色諧調データを出力する
部分であり、フレームバッファ３０４のプレーン数に対
応したエントリィを有するテーブルメモリである。
【０００７】Ｄ／Ａコンバータ３０８はカラーパレット
３０７が出力するディジタルな色諧調データをアナログ
ビデオ信号に変換する部分である。
３０７が出力するディジタルな色諧調データをアナログ
ビデオ信号に変換する部分である。
【０００８】表示同期回路３０５はフレームバッファ３
０４の表示読み出しを制御するとともにＣＲＴ表示のた
めの同期信号を発生する部分であり、ＣＲＴ表示部３０
９は表示同期回路３０５から提供される同期信号によっ
て偏向制御し、Ｄ／Ａコンバータ３０８から提供される
アナログビデオ信号をブラウン管上に画面表示する部分
である。
０４の表示読み出しを制御するとともにＣＲＴ表示のた
めの同期信号を発生する部分であり、ＣＲＴ表示部３０
９は表示同期回路３０５から提供される同期信号によっ
て偏向制御し、Ｄ／Ａコンバータ３０８から提供される
アナログビデオ信号をブラウン管上に画面表示する部分
である。
【０００９】
【発明が解決しようとする課題】上述した従来の技術で
は、カラーパレットへのプロセッサによるパレットデー
タの格納に長時間を要し、表示動作に支障を与えない範
囲に全データのセットが完了しないという欠点がある。
は、カラーパレットへのプロセッサによるパレットデー
タの格納に長時間を要し、表示動作に支障を与えない範
囲に全データのセットが完了しないという欠点がある。
【００１０】
【課題を解決するための手段】本発明の図形表示装置は
、各プレーンを１ビットに対応づけるカラーコードの形
式で表示画素情報を格納する複数プレーン構成のフレー
ムバッファと、このフレームバッファの出力する表示画
素情報をアドレス情報として３種類の色諧調データを出
力するカラーパレットと、このカラーパレットが出力す
る３種類の色諧調データを赤，緑，青と関連づけるため
の表示色制御回路と、前記３種類の色諧調データと赤，
緑，青との関連づけ情報を保持する表示色設定レジスタ
と、前記表示色制御回路が出力するディジタルな色諧調
データをアナログビデオ信号に変換するＤ／Ａコンバー
タ、前記フレームバッファの表示読み出しを制御すると
ともにＣＲＴ表示のための同期信号を発生する表示同期
回路で表示制御部とで構成したものである。
、各プレーンを１ビットに対応づけるカラーコードの形
式で表示画素情報を格納する複数プレーン構成のフレー
ムバッファと、このフレームバッファの出力する表示画
素情報をアドレス情報として３種類の色諧調データを出
力するカラーパレットと、このカラーパレットが出力す
る３種類の色諧調データを赤，緑，青と関連づけるため
の表示色制御回路と、前記３種類の色諧調データと赤，
緑，青との関連づけ情報を保持する表示色設定レジスタ
と、前記表示色制御回路が出力するディジタルな色諧調
データをアナログビデオ信号に変換するＤ／Ａコンバー
タ、前記フレームバッファの表示読み出しを制御すると
ともにＣＲＴ表示のための同期信号を発生する表示同期
回路で表示制御部とで構成したものである。
【００１１】本発明の図形表示装置は、各プレーンを１
ビットに対応づけるカラーコードの形式で表示画素情報
を格納する複数プレーン構成のフレームバッファと、こ
のフレームバッファの出力する表示画素情報をアドレス
情報としてディジタルな色諧調データを出力するカラー
パレットと、このカラーパレット出力データとの間で論
理演算を実行する値を格納する演算値指定レジスタと、
前記色諧調データと演算値指定レジスタの出力データと
の間で実行される演算論理の種類を格納する演算論理指
定レジスタと、前記カラーパレットが出力する色諧調デ
ータと、前記演算値指定レジスタが出力するデータとの
間で、前記演算論理指定レジスタが指定する論理演算を
実行する表示色論理演算部と、この表示色論理演算部が
出力するディジタルな色諧調データをアナログビデオ信
号に変換するＤ／Ａコンバータ、前記フレームバッファ
の表示読み出しを制御するとともにＣＲＴ表示のための
同期信号を発生する表示同期回路で表示制御部とで構成
したものである。
ビットに対応づけるカラーコードの形式で表示画素情報
を格納する複数プレーン構成のフレームバッファと、こ
のフレームバッファの出力する表示画素情報をアドレス
情報としてディジタルな色諧調データを出力するカラー
パレットと、このカラーパレット出力データとの間で論
理演算を実行する値を格納する演算値指定レジスタと、
前記色諧調データと演算値指定レジスタの出力データと
の間で実行される演算論理の種類を格納する演算論理指
定レジスタと、前記カラーパレットが出力する色諧調デ
ータと、前記演算値指定レジスタが出力するデータとの
間で、前記演算論理指定レジスタが指定する論理演算を
実行する表示色論理演算部と、この表示色論理演算部が
出力するディジタルな色諧調データをアナログビデオ信
号に変換するＤ／Ａコンバータ、前記フレームバッファ
の表示読み出しを制御するとともにＣＲＴ表示のための
同期信号を発生する表示同期回路で表示制御部とで構成
したものである。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】図１は本発明の図形表示装置の一実施例の
ブロック図である。
ブロック図である。
【００１４】マイクロプロセッサ１０１はマイクロプロ
グラムの実行部であり、メモリ１０２はマイクロプログ
ラムおよびデータの格納部であり、インタフェ―ス制御
部１０３は上位装置とのインタフェ―スを制御する部分
である。すなわち、マイクロプロセッサ１０１はマイク
ロプログラムを実行することによって上位装置からの図
形表示命令を解釈し表示情報を画素パターンに展開し、
フレームバッファ１０４に格納する。
グラムの実行部であり、メモリ１０２はマイクロプログ
ラムおよびデータの格納部であり、インタフェ―ス制御
部１０３は上位装置とのインタフェ―スを制御する部分
である。すなわち、マイクロプロセッサ１０１はマイク
ロプログラムを実行することによって上位装置からの図
形表示命令を解釈し表示情報を画素パターンに展開し、
フレームバッファ１０４に格納する。
【００１５】フレームバッファ１０４は各プレーンを１
ビットに対応づけるカラーコードの形式で表示画素情報
を格納する複数プレーン構成のメモリである。すなわち
、Ｍ画素×Ｎラインの表示分解能で同時表現色２Ｐ色（
Ｐはフレームバッファのプレーン数）の表示性能を実現
するためには、少なくともＭ×Ｎビット／プレーンでプ
レーン数Ｐのフレームバッファを構成する必要がある。
ビットに対応づけるカラーコードの形式で表示画素情報
を格納する複数プレーン構成のメモリである。すなわち
、Ｍ画素×Ｎラインの表示分解能で同時表現色２Ｐ色（
Ｐはフレームバッファのプレーン数）の表示性能を実現
するためには、少なくともＭ×Ｎビット／プレーンでプ
レーン数Ｐのフレームバッファを構成する必要がある。
【００１６】ドットシフタ１０６はフレームバッファ１
０４から読み出される表示画素情報を画素シリアルな情
報に変換する部分である。
０４から読み出される表示画素情報を画素シリアルな情
報に変換する部分である。
【００１７】カラーパレット１０７はドットシフタ１０
６の出力をアドレス情報として３種類の色諧調データを
出力するテーブルメモリであり、２Ｐのエントリィを有
する。
６の出力をアドレス情報として３種類の色諧調データを
出力するテーブルメモリであり、２Ｐのエントリィを有
する。
【００１８】表示色制御回路１１０はカラーパレット１
０７が出力する３種類の色諧調データを赤，青，緑に対
応させるものであり、その対応関係情報は表示色レジス
タ１１１が与える。
０７が出力する３種類の色諧調データを赤，青，緑に対
応させるものであり、その対応関係情報は表示色レジス
タ１１１が与える。
【００１９】Ｄ／Ａコンバータ１０８は表示色制御回路
１１０が出力するディジタルな色諧調データをアナログ
ビデオ信号に変換する部分である。
１１０が出力するディジタルな色諧調データをアナログ
ビデオ信号に変換する部分である。
【００２０】表示同期回路１０５はフレームバッファ１
０４の表示読み出しを制御するとともに表示同期のため
の同期信号を発生する部分であり、ＣＲＴ表示部１０９
は表示同期回路１０５から提供される同期信号によって
偏向制御し、Ｄ／Ａコンバータ１０８から提供されるア
ナログビデオ信号をブラウン管上に画面表示する部分で
ある。
０４の表示読み出しを制御するとともに表示同期のため
の同期信号を発生する部分であり、ＣＲＴ表示部１０９
は表示同期回路１０５から提供される同期信号によって
偏向制御し、Ｄ／Ａコンバータ１０８から提供されるア
ナログビデオ信号をブラウン管上に画面表示する部分で
ある。
【００２１】図２は表示色制御回路１１０の動作を、カ
ラーパレット１０７，表示色制御レジスタ１１１，およ
びＤ／Ａコンバータ１０８入力との関係で図示したもの
である。すなわち、カラーパレット１０７からは、３種
類の色諧調データＡ，Ｂ，Ｃが出力される。そして、こ
の３種類の色諧調データは、表示色制御レジスタ１１１
の出力によって、Ｄ／Ａコンバータ１０８の赤，緑，青
信号に対応づけられる。
ラーパレット１０７，表示色制御レジスタ１１１，およ
びＤ／Ａコンバータ１０８入力との関係で図示したもの
である。すなわち、カラーパレット１０７からは、３種
類の色諧調データＡ，Ｂ，Ｃが出力される。そして、こ
の３種類の色諧調データは、表示色制御レジスタ１１１
の出力によって、Ｄ／Ａコンバータ１０８の赤，緑，青
信号に対応づけられる。
【００２２】図３は本発明の図形表示装置の他の実施例
のブロック図である。
のブロック図である。
【００２３】マイクロプロセッサ１０１はマイクロプロ
グラムの実行部であり、メモリ１０２はマイクロプログ
ラムおよびデータの格納部であり、インタフェ―ス制御
部１０３は上位装置とのインタフェ―スを制御する部分
である。すなわち、マイクロプロセッサ１０１はマイク
ロプログラムを実行することによって上位装置からの図
形表示命令を解釈し表示情報を画素パターンに展開し、
フレームバッファ１０４に格納する。
グラムの実行部であり、メモリ１０２はマイクロプログ
ラムおよびデータの格納部であり、インタフェ―ス制御
部１０３は上位装置とのインタフェ―スを制御する部分
である。すなわち、マイクロプロセッサ１０１はマイク
ロプログラムを実行することによって上位装置からの図
形表示命令を解釈し表示情報を画素パターンに展開し、
フレームバッファ１０４に格納する。
【００２４】フレームバッファ１０４は各プレーンを１
ビットに対応づけるカラーコードの形式で表示画素情報
を格納する複数プレーン構成のメモリである。すなわち
、Ｍ画素×Ｎラインの表示分解能で同時表現色２Ｐ色の
表示性能を実現するためには、少なくともＭ×Ｎビット
／プレーンでプレーン数Ｐのフレームバッファを構成す
る必要がある。
ビットに対応づけるカラーコードの形式で表示画素情報
を格納する複数プレーン構成のメモリである。すなわち
、Ｍ画素×Ｎラインの表示分解能で同時表現色２Ｐ色の
表示性能を実現するためには、少なくともＭ×Ｎビット
／プレーンでプレーン数Ｐのフレームバッファを構成す
る必要がある。
【００２５】ドットシフタ１０６はフレームバッファ１
０４から読み出される表示画素情報を画素シリアルな情
報に変換する部分である。
０４から読み出される表示画素情報を画素シリアルな情
報に変換する部分である。
【００２６】カラーパレット１０７はドットシフタ１０
６の出力をアドレス情報として３種類の色諧調データを
出力するテーブルメモリであり、２Ｐのエントリィを有
する。
６の出力をアドレス情報として３種類の色諧調データを
出力するテーブルメモリであり、２Ｐのエントリィを有
する。
【００２７】表示色論理演算部１１３はカラーパレット
１０７が出力する色諧調データと、演算値指定レジスタ
１１４に格納されているデータとの間で、演算論理指定
レジスタ１１２が指定する論理演算を実行する部分であ
る。
１０７が出力する色諧調データと、演算値指定レジスタ
１１４に格納されているデータとの間で、演算論理指定
レジスタ１１２が指定する論理演算を実行する部分であ
る。
【００２８】Ｄ／Ａコンバータ１０８は表示色論理演算
部１１３が出力するディジタルな色諧調データをアナロ
グビデオ信号に変換する部分である。
部１１３が出力するディジタルな色諧調データをアナロ
グビデオ信号に変換する部分である。
【００２９】表示同期回路１０５はフレームバッファ１
０４の表示読み出しを制御するとともに表示同期のため
の同期信号を発生する部分であり、ＣＲＴ表示部１０９
は表示同期回路１０５から提供される同期信号によって
偏向制御し、Ｄ／Ａコンバータ１０８から提供されるア
ナログビデオ信号をブラウン管上に画面表示する部分で
ある。
０４の表示読み出しを制御するとともに表示同期のため
の同期信号を発生する部分であり、ＣＲＴ表示部１０９
は表示同期回路１０５から提供される同期信号によって
偏向制御し、Ｄ／Ａコンバータ１０８から提供されるア
ナログビデオ信号をブラウン管上に画面表示する部分で
ある。
【００３０】図４は表示色論理演算部１１３の動作を、
カラーパレット１０７出力，演算値指定レジスタ出力，
およびＤ／Ａコンバータ１０８入力との関係で図示した
ものである。
カラーパレット１０７出力，演算値指定レジスタ出力，
およびＤ／Ａコンバータ１０８入力との関係で図示した
ものである。
【００３１】すなわち、演算値指定レジスタ１１４に各
ビットすべて論理“１”を格納し、演算論理指定レジス
タ１１２に“ＥＸ―ＯＲ”の指定コードを格納した場合
、カラーパレット１０７の出力は、表示色論理演算部１
１３において各ビットの反転論理が実行されＤ／Ａコン
バータ１０８に、ディジタルな色諧調データとして入力
される。
ビットすべて論理“１”を格納し、演算論理指定レジス
タ１１２に“ＥＸ―ＯＲ”の指定コードを格納した場合
、カラーパレット１０７の出力は、表示色論理演算部１
１３において各ビットの反転論理が実行されＤ／Ａコン
バータ１０８に、ディジタルな色諧調データとして入力
される。
【００３２】表示色論理演算部１１３には、以上の動作
をする回路が、赤用，緑用．青用と、３回路を具備する
。
をする回路が、赤用，緑用．青用と、３回路を具備する
。
【００３３】
【発明の効果】以上説明したように、本発明は、カラー
パレットとＤ／Ａコンバータとの間に、３種類の色諧調
データ出力を赤，緑，青と対応づけるための表示色制御
回路を付加し、その対応関係を表示色制御レジスタへの
データ設定によって制御できるように構成することによ
って、また、カラーパレットとＤ／Ａコンバータとの間
に表示色論理演算部を付加し、演算値を演算値指定レジ
スタに、演算論理を演算論理指定レジスタへのデータ設
定によって制御できるように構成することにより、カラ
ー・コードと色諧調データとの関係をより柔軟に定義で
き、しかも、瞬時に簡易に設定変更できる効果を奏する
。
パレットとＤ／Ａコンバータとの間に、３種類の色諧調
データ出力を赤，緑，青と対応づけるための表示色制御
回路を付加し、その対応関係を表示色制御レジスタへの
データ設定によって制御できるように構成することによ
って、また、カラーパレットとＤ／Ａコンバータとの間
に表示色論理演算部を付加し、演算値を演算値指定レジ
スタに、演算論理を演算論理指定レジスタへのデータ設
定によって制御できるように構成することにより、カラ
ー・コードと色諧調データとの関係をより柔軟に定義で
き、しかも、瞬時に簡易に設定変更できる効果を奏する
。
【図１】本発明の一実施例のブロック図である。
【図２】図１中の表示色制御回路の動作を示す図である
。
。
【図３】本発明の他の実施例のブロック図である。
【図４】図３中の表示色論理演算部の動作を示す図であ
る。
る。
【図５】従来例のブロック図である。
１０１ マイクロプロセッサ
１０２ メモリ
１０３ インタフェ―ス制御部
１０４ フレームバッファ
１０５ 表示同期回路
１０６ ドットシフタ
１０７ カラーパレット
１０８ Ｄ／Ａコンバータ
１０９ ＣＲＴ表示部
１１０ 表示色制御回路
１１１ 表示色制御レジスタ
１１２ 演算論理指定レジスタ
１１３ 表示色論理演算部
１１４ 演算値指定レジスタ
Claims (2)
- 【請求項１】 各プレーンを１ビットに対応づけるカ
ラーコードの形式で表示画素情報を格納する複数プレー
ン構成のフレームバッファと、このフレームバッファの
出力する表示画素情報をアドレス情報として３種類の色
諧調データを出力するカラーパレットと、このカラーパ
レットが出力する３種類の色諧調データを赤，緑，青と
関連づけるための表示色制御回路と、前記３種類の色諧
調データと赤，緑，青との関連づけ情報を保持する表示
色設定レジスタと、前記表示色制御回路が出力するディ
ジタルな色諧調データをアナログビデオ信号に変換する
Ｄ／Ａコンバータ、前記フレームバッファの表示読み出
しを制御するとともにＣＲＴ表示のための同期信号を発
生する表示同期回路で表示制御部とで構成した図形表示
装置。 - 【請求項２】 各プレーンを１ビットに対応づけるカ
ラーコードの形式で表示画素情報を格納する複数プレー
ン構成のフレームバッファと、このフレームバッファの
出力する表示画素情報をアドレス情報としてディジタル
な色諧調データを出力するカラーパレットと、このカラ
ーパレット出力データとの間で論理演算を実行する値を
格納する演算値指定レジスタと、前記色諧調データと演
算値指定レジスタの出力データとの間で実行される演算
論理の種類を格納する演算論理指定レジスタと、前記カ
ラーパレットが出力する色諧調データと、前記演算値指
定レジスタが出力するデータとの間で、前記演算論理指
定レジスタが指定する論理演算を実行する表示色論理演
算部と、この表示色論理演算部が出力するディジタルな
色諧調データをアナログビデオ信号に変換するＤ／Ａコ
ンバータ、前記フレームバッファの表示読み出しを制御
するとともにＣＲＴ表示のための同期信号を発生する表
示同期回路で表示制御部とで構成した図形表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3116450A JPH04344694A (ja) | 1991-05-22 | 1991-05-22 | 図形表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3116450A JPH04344694A (ja) | 1991-05-22 | 1991-05-22 | 図形表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04344694A true JPH04344694A (ja) | 1992-12-01 |
Family
ID=14687421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3116450A Pending JPH04344694A (ja) | 1991-05-22 | 1991-05-22 | 図形表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04344694A (ja) |
-
1991
- 1991-05-22 JP JP3116450A patent/JPH04344694A/ja active Pending
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