JPH0493987A - 図形表示装置 - Google Patents
図形表示装置Info
- Publication number
- JPH0493987A JPH0493987A JP2208448A JP20844890A JPH0493987A JP H0493987 A JPH0493987 A JP H0493987A JP 2208448 A JP2208448 A JP 2208448A JP 20844890 A JP20844890 A JP 20844890A JP H0493987 A JPH0493987 A JP H0493987A
- Authority
- JP
- Japan
- Prior art keywords
- color
- frame buffer
- display
- lut
- blue
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 abstract description 2
- 239000003086 colorant Substances 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 2
- 101100021996 Arabidopsis thaliana CYP97C1 gene Proteins 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
Landscapes
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は図形表示装置に関し、特に図形表示装置の表示
制御部に関する。
制御部に関する。
従来、この種の装置は第３図に示すようなブロックによ
り構成されている。マイクロプロセッサ３０１はマイク
ロプログラムの実行部であり、メモリ３０２はマイクロ
プログラム及びデータの格納部であり、インタフェース
制御部３０３は上位装置とのインタフェースを制御する
部分である。
り構成されている。マイクロプロセッサ３０１はマイク
ロプログラムの実行部であり、メモリ３０２はマイクロ
プログラム及びデータの格納部であり、インタフェース
制御部３０３は上位装置とのインタフェースを制御する
部分である。
フレーム・バッファ３０４は表示画素情報を格納する部
分で、各プレーンを１ビットに対応ずけるカラー・コー
ドの形式でデータを構築する。フレーム・バッファ３０
４から読み出される表示画素情報はドツト争シフタ３０
Ｂにより画素シリアルな情報に変換される。ドツト−シ
フタ３０６の出力はカラー・パレット３０７によりアド
レス情報として色階調データを出力する。このカラー・
パレット３０７はフレーム・バッファ３０４のプレーン
数に対応したエントリイを有するテーブル舎メモリであ
る。カラー・パレット３０７が出力するディジタルな色
階調データはＤ／Ａコンバータ３０８によりアナログ・
ビデオ信号に変換される。表示同期回路３０５はフレー
ム・バッファ３０４の読み出しを制御するとともにＣＲ
Ｔ表示の為の同期信号を発生する。ＣＲＴ表示部３０９
は表示同期回路３０５から提供される同期信号によって
偏向制御し、Ｄ／Ａコンバータ３０８から提供されるア
ナログ・ビデオ信号をブラウン管上に直面表示する。
分で、各プレーンを１ビットに対応ずけるカラー・コー
ドの形式でデータを構築する。フレーム・バッファ３０
４から読み出される表示画素情報はドツト争シフタ３０
Ｂにより画素シリアルな情報に変換される。ドツト−シ
フタ３０６の出力はカラー・パレット３０７によりアド
レス情報として色階調データを出力する。このカラー・
パレット３０７はフレーム・バッファ３０４のプレーン
数に対応したエントリイを有するテーブル舎メモリであ
る。カラー・パレット３０７が出力するディジタルな色
階調データはＤ／Ａコンバータ３０８によりアナログ・
ビデオ信号に変換される。表示同期回路３０５はフレー
ム・バッファ３０４の読み出しを制御するとともにＣＲ
Ｔ表示の為の同期信号を発生する。ＣＲＴ表示部３０９
は表示同期回路３０５から提供される同期信号によって
偏向制御し、Ｄ／Ａコンバータ３０８から提供されるア
ナログ・ビデオ信号をブラウン管上に直面表示する。
上述した従来の図形表示装置は、１画素当りのカラー・
コードのビット数が異なる描画データが画面上で混在す
る場合、プロセッサがフレーム・バッファの構成に合せ
て描画データのコード変換を実施する必要があり、結果
として描画性能を落してしまうという欠点がある。
コードのビット数が異なる描画データが画面上で混在す
る場合、プロセッサがフレーム・バッファの構成に合せ
て描画データのコード変換を実施する必要があり、結果
として描画性能を落してしまうという欠点がある。
本発明の図形表示装置は赤、青、緑各色個別の階調コー
ドの形式で表示画素情報を格納する各色複数フレーン構
成のフレーム・バッファと、プロセッサが表示画素情報
として与える１画素当りのカラー・コードの有効ビット
数を設定するカラーモードレジスタと、カラーモードレ
ジスタの設定に従ってカラー・コードをルック・アップ
書テーブルのアドレス・データに変換するルック・アッ
プ・テーブルアドレス制御回路と、ルックΦアップ・テ
ーブルアドレス制御回路が出力するアドレス・データを
、赤、青、緑の各色階調フードに変換し、フレーム・バ
ッファへの書込みデータとして出力するルック・アップ
・テーブルと、フレーム・バッファが出力するディジタ
ルな色階調コードをアナログビデオ信号に変換するＤ／
Ａコンバータと、フレームＱバッファの表示読出しを制
御するとともにＣＲＴ表示の為の同期信号を発生する表
示同期回路とにより構成される表示制御部を有している
。
ドの形式で表示画素情報を格納する各色複数フレーン構
成のフレーム・バッファと、プロセッサが表示画素情報
として与える１画素当りのカラー・コードの有効ビット
数を設定するカラーモードレジスタと、カラーモードレ
ジスタの設定に従ってカラー・コードをルック・アップ
書テーブルのアドレス・データに変換するルック・アッ
プ・テーブルアドレス制御回路と、ルックΦアップ・テ
ーブルアドレス制御回路が出力するアドレス・データを
、赤、青、緑の各色階調フードに変換し、フレーム・バ
ッファへの書込みデータとして出力するルック・アップ
・テーブルと、フレーム・バッファが出力するディジタ
ルな色階調コードをアナログビデオ信号に変換するＤ／
Ａコンバータと、フレームＱバッファの表示読出しを制
御するとともにＣＲＴ表示の為の同期信号を発生する表
示同期回路とにより構成される表示制御部を有している
。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例である図形表示装置を示す。
第１図において、本発明の一実施例はマイクロプログラ
ムの実行部であるマイクロプロセッサ１０１と、マイク
ロプログラム及びデータの格納部であるメモリ１０２と
、他装置とのインタフェースを制御する部分であるイン
タフェース制御部１０３と、ＣＲ１表示部１０９を制御
する表示制御部１０４〜１０８，１１０，１１１とを含
む。マイクロプロセッサ１０１はマイクロプログラムを
実行することによって図形表示命令を解釈し、表示情報
をカラー争コード形式の画素パターンに展開し、表示制
御部のフレーム・バッファ１０４に格納するように動作
する。
ムの実行部であるマイクロプロセッサ１０１と、マイク
ロプログラム及びデータの格納部であるメモリ１０２と
、他装置とのインタフェースを制御する部分であるイン
タフェース制御部１０３と、ＣＲ１表示部１０９を制御
する表示制御部１０４〜１０８，１１０，１１１とを含
む。マイクロプロセッサ１０１はマイクロプログラムを
実行することによって図形表示命令を解釈し、表示情報
をカラー争コード形式の画素パターンに展開し、表示制
御部のフレーム・バッファ１０４に格納するように動作
する。
カラーモードレジスタ１１０はマイクロプロセッサ１０
１が表示画素情報として与える描画入力データの１画素
当りのカラー・コードの有効ビット数を設定するレジス
タであり、ＬＵＴアドレス制御回路１１１の動作モード
を規定する。
１が表示画素情報として与える描画入力データの１画素
当りのカラー・コードの有効ビット数を設定するレジス
タであり、ＬＵＴアドレス制御回路１１１の動作モード
を規定する。
ＬＵＴアドレス制御回路１１１はカラーモードレジスタ
１１０に規定する動作モードに従って、プロセッサが与
えるカラー・コード形式の表示画素情報をＬＵＴ １０
７のアドレスやデータに変換する。
１１０に規定する動作モードに従って、プロセッサが与
えるカラー・コード形式の表示画素情報をＬＵＴ １０
７のアドレスやデータに変換する。
ＬＵＴ （ル・ツク９ア・ツブ壷テーブル）１０７ｃｔ
ＬＵＴアドレス制御回路１１１が出力する表示画素情報
をアドレス情報として赤、青、緑各色個別の階調コード
を出力するプロセッサによるデータ書込可能なテーブル
拳メモリで２２４のエントリイを有し、各色８ビットの
データ構成である。
ＬＵＴアドレス制御回路１１１が出力する表示画素情報
をアドレス情報として赤、青、緑各色個別の階調コード
を出力するプロセッサによるデータ書込可能なテーブル
拳メモリで２２４のエントリイを有し、各色８ビットの
データ構成である。
フレーム・バッファ１０４はＬＵＴ１０７からの各プレ
ーンを赤、青、緑の１ビットに対応ずける各色個別の階
調コードの形式で表示画素情報を格納する複数プレーン
構成のメモリで、Ｍ画素×Ｎラインの表示分解能で同時
表現色２２４色の表示性能を実現する為に、Ｍ ｘ Ｎ
ビット／プレーンで赤、青、緑各色８プレーンの合計２
４プレーン構成となっている。
ーンを赤、青、緑の１ビットに対応ずける各色個別の階
調コードの形式で表示画素情報を格納する複数プレーン
構成のメモリで、Ｍ画素×Ｎラインの表示分解能で同時
表現色２２４色の表示性能を実現する為に、Ｍ ｘ Ｎ
ビット／プレーンで赤、青、緑各色８プレーンの合計２
４プレーン構成となっている。
ドツト・シフタ１０６はフレーム・バッファ１０４から
読出される表示画素情報を画素シリアルな情報に変換す
る。
読出される表示画素情報を画素シリアルな情報に変換す
る。
Ｄ／Ａコンバータ１０８はドツト・シフタ１０６が出力
するディジタルな色階調データをアナログビデオ信号に
変換し、表示同期回路１０５はフレーム・バッファ１０
４の表示読出しを制御するとともに表示同期の為の同期
信号を発生する。
するディジタルな色階調データをアナログビデオ信号に
変換し、表示同期回路１０５はフレーム・バッファ１０
４の表示読出しを制御するとともに表示同期の為の同期
信号を発生する。
ＣＲＴ表示部１０９は表示同期回路１０５から提供され
る同期信号によって偏向制御しＤ／Ａコンバータ１０８
から提供されるアナログビデオ信号をブラウン管上に画
面表示する。
る同期信号によって偏向制御しＤ／Ａコンバータ１０８
から提供されるアナログビデオ信号をブラウン管上に画
面表示する。
第２図はＬＵＴアドレス制御回路１１１の動作を示す。
第２図において、１６Ｍ色モードとはカラーモードレジ
スタ１１０に１画素当りのカラー・コードの有効ビット
数を２４ビットと設定した場合であり、２５６色モード
とは同様に８ピツト、モノクロ・モードとは１ビットと
設定した場合である。
スタ１１０に１画素当りのカラー・コードの有効ビット
数を２４ビットと設定した場合であり、２５６色モード
とは同様に８ピツト、モノクロ・モードとは１ビットと
設定した場合である。
即ち、１６Ｍ色モードの場合、プロセッサが与える６０
〜６２４の２４ビット描画入力データがそのままＬＵＴ
アドレスＡＯ〜Ａ２３としてＬＵＴ １０７に与えられ
る。又、２５６色モードの場合ｂ１８〜ｂ２３の８ビッ
ト描画入力データがＬＵＴアドレスＡ１６〜Ａ２３とし
て、ＡＯ〜Ａ１５には“Ｏ”がＬＵＴ１０７に与えられ
る。
〜６２４の２４ビット描画入力データがそのままＬＵＴ
アドレスＡＯ〜Ａ２３としてＬＵＴ １０７に与えられ
る。又、２５６色モードの場合ｂ１８〜ｂ２３の８ビッ
ト描画入力データがＬＵＴアドレスＡ１６〜Ａ２３とし
て、ＡＯ〜Ａ１５には“Ｏ”がＬＵＴ１０７に与えられ
る。
モノクロモードの場合ｂ２３の１ビット描画入力データ
がＬＵＴアドレスＡ２３として、ＡＯ〜Ａ２２には“０
”がＬＵＴ１０７に与えられる。
がＬＵＴアドレスＡ２３として、ＡＯ〜Ａ２２には“０
”がＬＵＴ１０７に与えられる。
以上の動作によって、プロセッサが与えるカラー〇コー
ド形式の表示画素情報はそのモードに応じて、ＬＵＴ１
０７を参照することによって、赤、青・緑各々８プレー
ン構成のフレーム・バッファ１０４に合致したデータ形
式に変換され格納される。
ド形式の表示画素情報はそのモードに応じて、ＬＵＴ１
０７を参照することによって、赤、青・緑各々８プレー
ン構成のフレーム・バッファ１０４に合致したデータ形
式に変換され格納される。
以上説明したように本発明はカラーモードレジスタに設
定した１画素当りのカラー・コードの有効ビット数に応
じて、プロセッサが表示画素情報として与えるカラー〇
コードを、赤、青、緑各々８プレーン構成のフレーム・
バッファに合致するデータ形式に変換後格納するように
構成することにより、１画素当りのカラー・コードのビ
ット数が異なる描画データが画面上で混在する場合のプ
ロセッサによるコード変換を不要とし、結果として描画
性能を向上出来るという効果がある。
定した１画素当りのカラー・コードの有効ビット数に応
じて、プロセッサが表示画素情報として与えるカラー〇
コードを、赤、青、緑各々８プレーン構成のフレーム・
バッファに合致するデータ形式に変換後格納するように
構成することにより、１画素当りのカラー・コードのビ
ット数が異なる描画データが画面上で混在する場合のプ
ロセッサによるコード変換を不要とし、結果として描画
性能を向上出来るという効果がある。
第１図は本発明の一実施例である図形表示装置を示すブ
ロック図、第２図は第１図のＬＵＴアドレス制御回路１
１１の動作を示す図、第３図は従来技術での図形表示装
置を示すブロック図である。 １０１：マイクロプロセッサ、１０２：メモリ、１０３
：インタフェース制御部、１０４：フレーム・バッファ
、１０５：表示同期回路、１０６：ドツト・シフタ、１
０７：ＬＵＴ、１０８：Ｄ／Ａコンバータ、１０９：Ｃ
ＲＴ表示部、１１０：カラーモードレジスタ、１１１：
ＬＵＴアドレス制御回路、３０１：マイクロプロセッサ
、３０２：メモリ、３０３：インタフェース制御部、３
０４ニフレーム・バッファ、３０５：表示同期回路、３
０６：ドツト・シフタ、３０７：カラー・パレット、３
０８：Ｄ／Ａコンバータ、３０９ ： ＣＲＴ表示部。
ロック図、第２図は第１図のＬＵＴアドレス制御回路１
１１の動作を示す図、第３図は従来技術での図形表示装
置を示すブロック図である。 １０１：マイクロプロセッサ、１０２：メモリ、１０３
：インタフェース制御部、１０４：フレーム・バッファ
、１０５：表示同期回路、１０６：ドツト・シフタ、１
０７：ＬＵＴ、１０８：Ｄ／Ａコンバータ、１０９：Ｃ
ＲＴ表示部、１１０：カラーモードレジスタ、１１１：
ＬＵＴアドレス制御回路、３０１：マイクロプロセッサ
、３０２：メモリ、３０３：インタフェース制御部、３
０４ニフレーム・バッファ、３０５：表示同期回路、３
０６：ドツト・シフタ、３０７：カラー・パレット、３
０８：Ｄ／Ａコンバータ、３０９ ： ＣＲＴ表示部。
Claims (1)
- 各プレーンを赤、青、緑の１ビットに対応ずける各色個
別の階調コードの形式で表示画素情報を格納する各色複
数プレーン構成のフレーム・バッファと、プロセッサが
表示画素情報として与える１画素当りのカラー・コード
の有効ビット数を設定するカラーモードレジスタと、該
カラーモードレジスタの設定に従って、プロセッサが与
える表示画素情報をルック・アップ・テーブルのアドレ
スデータに変換するルック・アップ・テーブルアドレス
制御回路と、該ルック・アップ・テーブルアドレス制御
回路が与えるアドレスデータを、赤、青、緑各色の階調
コードに変換し、前記フレーム・バッファへの書込みデ
ータとして出力するルック・アップ・テーブルと、前記
フレーム・バッファが出力するディジタルな色階調コー
ドをアナログビデオ信号に変換するＤ／Ａコンバータと
、前記フレーム・バッファの表示読出しを制御するとと
もにＣＲＴ表示の為の同期信号を発生する表示同期回路
とを含む表示制御部を有することを特徴とする図形表示
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2208448A JPH0493987A (ja) | 1990-08-06 | 1990-08-06 | 図形表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2208448A JPH0493987A (ja) | 1990-08-06 | 1990-08-06 | 図形表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0493987A true JPH0493987A (ja) | 1992-03-26 |
Family
ID=16556371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2208448A Pending JPH0493987A (ja) | 1990-08-06 | 1990-08-06 | 図形表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0493987A (ja) |
-
1990
- 1990-08-06 JP JP2208448A patent/JPH0493987A/ja active Pending
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