JPH04344941A - 高信頼性プロセッサ - Google Patents
高信頼性プロセッサInfo
- Publication number
- JPH04344941A JPH04344941A JP3117762A JP11776291A JPH04344941A JP H04344941 A JPH04344941 A JP H04344941A JP 3117762 A JP3117762 A JP 3117762A JP 11776291 A JP11776291 A JP 11776291A JP H04344941 A JPH04344941 A JP H04344941A
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- JP
- Japan
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- pair
- signal
- bus cycle
- output
- slave
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、高信頼性が要求される
情報処理装置における、特に、プロセッサの故障検出及
び耐故障技術に関する。
情報処理装置における、特に、プロセッサの故障検出及
び耐故障技術に関する。
【０００２】
【従来の技術】従来、プロセッサの故障は致命的であり
、高信頼性が要求される情報処理装置においては、プロ
セッサを２重化、３重化して、プロセッサ故障の１００
％検出及びプロセッサ故障による障害が発生しないよう
に、冗長系（待機系）の代替運転等の耐故障制御を行い
、可用性を高めている。
、高信頼性が要求される情報処理装置においては、プロ
セッサを２重化、３重化して、プロセッサ故障の１００
％検出及びプロセッサ故障による障害が発生しないよう
に、冗長系（待機系）の代替運転等の耐故障制御を行い
、可用性を高めている。
【０００３】最近は、プロセッサ自体を２つ直接つなぐ
ことにより、プロセッサ故障の検出を、外部に回路をも
たないで実現できるマイクロプロセッサも出てきている
。しかし、そのようなマイクロプロセッサは、実行側の
マイクロプロセッサが出力したアドレス、データ、アク
セス・タイプを示す制御信号等を、監視側のマイクロプ
ロセッサがバスサイクル毎に内部に取り込んで自分の生
成した信号と比較しているに過ぎない。
ことにより、プロセッサ故障の検出を、外部に回路をも
たないで実現できるマイクロプロセッサも出てきている
。しかし、そのようなマイクロプロセッサは、実行側の
マイクロプロセッサが出力したアドレス、データ、アク
セス・タイプを示す制御信号等を、監視側のマイクロプ
ロセッサがバスサイクル毎に内部に取り込んで自分の生
成した信号と比較しているに過ぎない。
【０００４】
【発明が解決しようとする課題】従来のように、監視側
マイクロプロセッサがバスサイクル毎にアドレス、デー
タ等の比較を行うプロセッサでは、単に、データ化けの
故障検出しかできず、実行側と監視側でバスサイクルの
ずれが発生するようなシーケンス・エラーの場合は、そ
れを検出できないことがある。極端な例をあげれば、実
行側だけバスサイクルを起動して、監視側はバスサイク
ルを起動しなかった場合には、監視側のマイクロプロセ
ッサは、信号の比較を行わないので、故障を検出できな
い。
マイクロプロセッサがバスサイクル毎にアドレス、デー
タ等の比較を行うプロセッサでは、単に、データ化けの
故障検出しかできず、実行側と監視側でバスサイクルの
ずれが発生するようなシーケンス・エラーの場合は、そ
れを検出できないことがある。極端な例をあげれば、実
行側だけバスサイクルを起動して、監視側はバスサイク
ルを起動しなかった場合には、監視側のマイクロプロセ
ッサは、信号の比較を行わないので、故障を検出できな
い。
【０００５】また、比較回路をすべて外部回路で実現し
なければならないプロセッサでは、外部回路のハードウ
ェア量が膨大となり、さらに、それによる遅延時間が大
きくなり、性能低下につながる。
なければならないプロセッサでは、外部回路のハードウ
ェア量が膨大となり、さらに、それによる遅延時間が大
きくなり、性能低下につながる。
【０００６】本発明の目的は、実行側と監視側でバスサ
イクルのずれが発生するようなシーケンス・エラーの場
合、バスサイクルのずれを検出し、プロセッサの故障検
出率を高めることである。
イクルのずれが発生するようなシーケンス・エラーの場
合、バスサイクルのずれを検出し、プロセッサの故障検
出率を高めることである。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、実行モードで動作するマイクロプロセッ
サと監視モードで動作するマイクロプロセッサで構成さ
れたマスタ・ペアとスレーブ・ペアから出力されたバス
サイクル開始信号をバスサイクル監視回路で監視し、両
信号に不一致が生じると、バスサイクル監視回路からバ
スサイクルずれ検出信号を出力し、この信号をバスサイ
クル終結信号生成部に入力し、バスサイクル終結信号生
成部から出力された信号により、マスタ・ペアとスレー
ブ・ペアのバスサイクルのずれを修正するようにしたも
のである。
に、本発明は、実行モードで動作するマイクロプロセッ
サと監視モードで動作するマイクロプロセッサで構成さ
れたマスタ・ペアとスレーブ・ペアから出力されたバス
サイクル開始信号をバスサイクル監視回路で監視し、両
信号に不一致が生じると、バスサイクル監視回路からバ
スサイクルずれ検出信号を出力し、この信号をバスサイ
クル終結信号生成部に入力し、バスサイクル終結信号生
成部から出力された信号により、マスタ・ペアとスレー
ブ・ペアのバスサイクルのずれを修正するようにしたも
のである。
【０００８】また、本発明は、実行モードで動作するマ
イクロプロセッサと監視モードで動作するマイクロプロ
セッサで構成されたマスタ・ペアとスレーブ・ペアにお
いて、マスタ・ペアが実行モードで動作するマイクロプ
ロセッサの出力信号と監視モードで動作するマイクロプ
ロセッサの出力信号が一致しない場合、マスタ・ペアか
ら故障検出信号を出力し、この信号をバス制御部に入力
し、バス制御部から出力された信号により、マスタ・ペ
アの出力側に設けたバッファを非導通にし、スレーブ・
ペアの出力側に設けたバッファを導通にすることにより
、スレーブ・ペアの出力信号を取り出すようにしたもの
である。
イクロプロセッサと監視モードで動作するマイクロプロ
セッサで構成されたマスタ・ペアとスレーブ・ペアにお
いて、マスタ・ペアが実行モードで動作するマイクロプ
ロセッサの出力信号と監視モードで動作するマイクロプ
ロセッサの出力信号が一致しない場合、マスタ・ペアか
ら故障検出信号を出力し、この信号をバス制御部に入力
し、バス制御部から出力された信号により、マスタ・ペ
アの出力側に設けたバッファを非導通にし、スレーブ・
ペアの出力側に設けたバッファを導通にすることにより
、スレーブ・ペアの出力信号を取り出すようにしたもの
である。
【０００９】さらに、本発明は、実行モードで動作する
マイクロプロセッサと監視モードで動作するマイクロプ
ロセッサで構成されたマスタ・ペアとスレーブ・ペアに
おいて、スレーブ・ペアが実行モードで動作するマイク
ロプロセッサの出力信号と監視モードで動作するマイク
ロプロセッサの出力信号が一致しない場合、スレーブ・
ペアから故障検出信号を出力し、この信号をバス制御部
に入力し、バス制御部から出力された信号により、マス
タ・ペアの出力側に設けたバッファを導通にし、スレー
ブ・ペアの出力側に設けたバッファを非導通にすること
により、マスタ・ペアの出力信号を取り出すようにした
ものである。
マイクロプロセッサと監視モードで動作するマイクロプ
ロセッサで構成されたマスタ・ペアとスレーブ・ペアに
おいて、スレーブ・ペアが実行モードで動作するマイク
ロプロセッサの出力信号と監視モードで動作するマイク
ロプロセッサの出力信号が一致しない場合、スレーブ・
ペアから故障検出信号を出力し、この信号をバス制御部
に入力し、バス制御部から出力された信号により、マス
タ・ペアの出力側に設けたバッファを導通にし、スレー
ブ・ペアの出力側に設けたバッファを非導通にすること
により、マスタ・ペアの出力信号を取り出すようにした
ものである。
【００１０】
【実施例】次に、本発明について、図面を参照して説明
する。図１は本発明の一実施例のブロック図を示す。プ
ロセッサ部１は、４つのマイクロプロセッサ１０乃至１
３及びバスサイクル監視回路２から構成されている。マ
イクロプロセッサ１０，１１と１２，１３は、それぞれ
、実行モードで動作するマイクロプロセッサと監視モー
ドで動作するマイクロプロセッサで構成することにより
、２重化されており、マイクロプロセッサ１０及び１２
は実行モードで動作し、マイクロプロセッサ１１及び１
３は監視モードで動作している。２重化されたマイクロ
プロセッサ１０，１１は、バッファ４を介して、バス６
につながっており、マイクロプロセッサ１２，１３は、
バッファ５を介して、バス６につながっている。通常は
、バス制御部３から出力される制御信号３０及び３１に
より、バッファ４がオン状態にあり、バッファ５がオフ
状態にあり、マイクロプロセッサ１０，１１側の情報が
バス６に送出される。以後、２重化されたマイクロプロ
セッサ１０，１１をマスタ・ペアと称し、同じく、２重
化されたマイクロプロセッサ１２，１３をスレーブ・ペ
アと称する。バス６に送出された情報は、レシーバ７を
介してデコーダ８に入力される。デコーダ８は、アドレ
スやアクセス・タイプを示す制御線等から、アクセス・
タイプの種類（例えば、主記憶リード／ライト、Ｉ／Ｏ
リード、Ｉ／Ｏライト等）を認識し、バスサイクル終結
信号生成部９に通知する。バスサイクル終結信号生成部
９は、バスサイクルを終わらせる信号（バスサイクル終
結信号９０）を、バスサイクル開始信号１００，１２０
とデコーダ８の出力であるアクセス・タイプの種類を示
す信号８０を基にして生成し、マイクロプロセッサ１０
乃至１３に通知する。
する。図１は本発明の一実施例のブロック図を示す。プ
ロセッサ部１は、４つのマイクロプロセッサ１０乃至１
３及びバスサイクル監視回路２から構成されている。マ
イクロプロセッサ１０，１１と１２，１３は、それぞれ
、実行モードで動作するマイクロプロセッサと監視モー
ドで動作するマイクロプロセッサで構成することにより
、２重化されており、マイクロプロセッサ１０及び１２
は実行モードで動作し、マイクロプロセッサ１１及び１
３は監視モードで動作している。２重化されたマイクロ
プロセッサ１０，１１は、バッファ４を介して、バス６
につながっており、マイクロプロセッサ１２，１３は、
バッファ５を介して、バス６につながっている。通常は
、バス制御部３から出力される制御信号３０及び３１に
より、バッファ４がオン状態にあり、バッファ５がオフ
状態にあり、マイクロプロセッサ１０，１１側の情報が
バス６に送出される。以後、２重化されたマイクロプロ
セッサ１０，１１をマスタ・ペアと称し、同じく、２重
化されたマイクロプロセッサ１２，１３をスレーブ・ペ
アと称する。バス６に送出された情報は、レシーバ７を
介してデコーダ８に入力される。デコーダ８は、アドレ
スやアクセス・タイプを示す制御線等から、アクセス・
タイプの種類（例えば、主記憶リード／ライト、Ｉ／Ｏ
リード、Ｉ／Ｏライト等）を認識し、バスサイクル終結
信号生成部９に通知する。バスサイクル終結信号生成部
９は、バスサイクルを終わらせる信号（バスサイクル終
結信号９０）を、バスサイクル開始信号１００，１２０
とデコーダ８の出力であるアクセス・タイプの種類を示
す信号８０を基にして生成し、マイクロプロセッサ１０
乃至１３に通知する。
【００１１】通常の動作時においては、マスタ・ペアと
スレーブ・ペアは同期して動作しており、全く同じ処理
をしている。したがって、バスサイクルも同時に開始さ
れる。バスサイクルの開始は、実行モードで動作するマ
イクロプロセッサ１０及び１２から、バスサイクル開始
信号１００及び１２０により、バスサイクル監視回路２
に通知される。
スレーブ・ペアは同期して動作しており、全く同じ処理
をしている。したがって、バスサイクルも同時に開始さ
れる。バスサイクルの開始は、実行モードで動作するマ
イクロプロセッサ１０及び１２から、バスサイクル開始
信号１００及び１２０により、バスサイクル監視回路２
に通知される。
【００１２】ここで、バスサイクルにずれが生じたとき
の動作を説明する。バスサイクル監視回路２のブロック
図を図２に示す。バスサイクル監視回路２は、常に、バ
スサイクル開始信号１００及び１２０を監視しており、
両信号に不一致が生じる〔（信号１００，信号１２０）
＝（０，１）または（１，０）〕と、排他的論理和ゲー
ト２００により、「１」を出力する。制御信号２０２は
、マスタ・ペアとスレーブ・ペアの両方が動作している
ときのみ「１」となる。したがって、ＪＫフリップフロ
ップ２０３の出力信号２０４が「１」にセットされる。 このＪＫフリップフロップ２０３の出力信号２０４は、
バスサイクルずれ検出を、バスサイクル終結信号生成部
９に通知する。ＪＫフリップフロップ２０３のリセット
は、バスサイクルが終了した時点（バスサイクル終結信
号９０がアクティブのとき）で行う。このブロック図に
使われているＪＫフリップフロップの真理値表は表１に
示されている。
の動作を説明する。バスサイクル監視回路２のブロック
図を図２に示す。バスサイクル監視回路２は、常に、バ
スサイクル開始信号１００及び１２０を監視しており、
両信号に不一致が生じる〔（信号１００，信号１２０）
＝（０，１）または（１，０）〕と、排他的論理和ゲー
ト２００により、「１」を出力する。制御信号２０２は
、マスタ・ペアとスレーブ・ペアの両方が動作している
ときのみ「１」となる。したがって、ＪＫフリップフロ
ップ２０３の出力信号２０４が「１」にセットされる。 このＪＫフリップフロップ２０３の出力信号２０４は、
バスサイクルずれ検出を、バスサイクル終結信号生成部
９に通知する。ＪＫフリップフロップ２０３のリセット
は、バスサイクルが終了した時点（バスサイクル終結信
号９０がアクティブのとき）で行う。このブロック図に
使われているＪＫフリップフロップの真理値表は表１に
示されている。
【００１３】
【表１】
【００１４】信号２０４を受信したバスサイクル終結信
号生成部９は、バスサイクル終結信号生成回路９１の動
作を停止する。バスサイクル終結信号生成部９のブロッ
ク図を図３に示す。ＪＫフリップフロップ９０２は、バ
スサイクルずれが発生したバスサイクルにおいて、遅れ
た方のバスサイクルが開始されたことを示すものである
。マスタ・ペアあるいはスレーブ・ペアのいずれかが、
バスサイクルを開始すると、ＯＲゲート９００の出力は
「１」となり、それが、バスサイクルずれが発生したバ
スサイクル中（制御信号２０４＝１）であれば、ＡＮＤ
ゲート９０１の出力は、「１」となって、ＪＫフリップ
フロップ９０２は、オン状態となり、出力信号９２は「
１」となり、出力信号９０は「０」となる。制御信号９
０４は、バスサイクル終信号生成回路９１の動作を停止
する信号である。制御信号９０４が「１」のとき、バス
サイクル終結信号生成回路９１の動作を停止させる。Ａ
ＮＤゲート９０３は、バスサイクルずれが検出されてか
ら、遅れた方のバスサイクルが開始されるまでの期間、
制御信号９０４を「１」にするための論理ゲートである
。バスサイクル終結信号生成回路９１は、バスサイクル
の開始タイミング（制御信号９０５）とデコーダ８から
のアクセス・タイプ情報８０から、バスサイクル終結信
号９０を生成する論理回路で、カウンタ（図示せず）等
から構成される。通常は、制御信号９０５により、カウ
ント動作が開始され、アクセス・タイプに基づいて所定
のカウント値になったら、バスサイクル終結信号９０を
出力して、初期状態に戻る。制御信号９０４が「１」の
ときは、上記動作を一時停止し、その後、制御信号９２
が「１」になる（遅れた方のバスサイクルが開始された
）と、一定時間後に、バスサイクル終結信号９０を出力
して、アクセス・タイプ情報８０に関わらず、強制的に
バスサイクルを終了する。
号生成部９は、バスサイクル終結信号生成回路９１の動
作を停止する。バスサイクル終結信号生成部９のブロッ
ク図を図３に示す。ＪＫフリップフロップ９０２は、バ
スサイクルずれが発生したバスサイクルにおいて、遅れ
た方のバスサイクルが開始されたことを示すものである
。マスタ・ペアあるいはスレーブ・ペアのいずれかが、
バスサイクルを開始すると、ＯＲゲート９００の出力は
「１」となり、それが、バスサイクルずれが発生したバ
スサイクル中（制御信号２０４＝１）であれば、ＡＮＤ
ゲート９０１の出力は、「１」となって、ＪＫフリップ
フロップ９０２は、オン状態となり、出力信号９２は「
１」となり、出力信号９０は「０」となる。制御信号９
０４は、バスサイクル終信号生成回路９１の動作を停止
する信号である。制御信号９０４が「１」のとき、バス
サイクル終結信号生成回路９１の動作を停止させる。Ａ
ＮＤゲート９０３は、バスサイクルずれが検出されてか
ら、遅れた方のバスサイクルが開始されるまでの期間、
制御信号９０４を「１」にするための論理ゲートである
。バスサイクル終結信号生成回路９１は、バスサイクル
の開始タイミング（制御信号９０５）とデコーダ８から
のアクセス・タイプ情報８０から、バスサイクル終結信
号９０を生成する論理回路で、カウンタ（図示せず）等
から構成される。通常は、制御信号９０５により、カウ
ント動作が開始され、アクセス・タイプに基づいて所定
のカウント値になったら、バスサイクル終結信号９０を
出力して、初期状態に戻る。制御信号９０４が「１」の
ときは、上記動作を一時停止し、その後、制御信号９２
が「１」になる（遅れた方のバスサイクルが開始された
）と、一定時間後に、バスサイクル終結信号９０を出力
して、アクセス・タイプ情報８０に関わらず、強制的に
バスサイクルを終了する。
【００１５】以上、バスサイクルずれが発生した場合の
各部の動作を説明したが、さらに、データの保全性が必
要な場合は、バスサイクルずれが発生したバスサイクル
においては、メモリにデータを書き込まないようにする
制御や、同じバスサイクルを再度実行するリトライ制御
が必要である。リトライ制御については、マイクロプロ
セッサにリトライ端子を設けて容易に実現できるものが
ある。
各部の動作を説明したが、さらに、データの保全性が必
要な場合は、バスサイクルずれが発生したバスサイクル
においては、メモリにデータを書き込まないようにする
制御や、同じバスサイクルを再度実行するリトライ制御
が必要である。リトライ制御については、マイクロプロ
セッサにリトライ端子を設けて容易に実現できるものが
ある。
【００１６】また、以上の動作説明及び図に関しては、
バスサイクルずれが発生したときのことだけを述べてき
たが、バスサイクルずれが発生せずにプロセッサの故障
が検出されたときも、バス制御に関しては、全く同じ処
理を行うものと考えてよい。
バスサイクルずれが発生したときのことだけを述べてき
たが、バスサイクルずれが発生せずにプロセッサの故障
が検出されたときも、バス制御に関しては、全く同じ処
理を行うものと考えてよい。
【００１７】監視モードで動作しているマイクロプロセ
ッサ１１は、マイクロプロセッサ１０の出力信号をバス
サイクル毎に自分の内部に取り込み、自分の生成した信
号と比較し、もし不一致を検出した場合には、故障検出
信号１１０により、バス制御部３に通知する。マイクロ
プロセッサ１３も、同様に、マイクロプロセッサ１２の
出力信号をチェックし、不一致を検出した場合には、故
障検出信号１３０により、バス制御部３に通知する。
ッサ１１は、マイクロプロセッサ１０の出力信号をバス
サイクル毎に自分の内部に取り込み、自分の生成した信
号と比較し、もし不一致を検出した場合には、故障検出
信号１１０により、バス制御部３に通知する。マイクロ
プロセッサ１３も、同様に、マイクロプロセッサ１２の
出力信号をチェックし、不一致を検出した場合には、故
障検出信号１３０により、バス制御部３に通知する。
【００１８】図４は、バス制御部３のブロック図である
。バス制御部３は、プロセッサ部１から出力される故障
検出信号１１０及び１３０により、故障した側のマイク
ロプロセッサ・ペアをバス６から切り離し、さらに、マ
スタ・ペア側が故障した場合には、スレーブ・ペア側の
バッファ５をオンにすることにより、スレーブ・ペア側
がバス６に情報を送出するように制御する。
。バス制御部３は、プロセッサ部１から出力される故障
検出信号１１０及び１３０により、故障した側のマイク
ロプロセッサ・ペアをバス６から切り離し、さらに、マ
スタ・ペア側が故障した場合には、スレーブ・ペア側の
バッファ５をオンにすることにより、スレーブ・ペア側
がバス６に情報を送出するように制御する。
【００１９】図中ＪＫフリップフロップ３０２は、バス
サイクルずれが発生したバスサイクル中に、マスタ・ペ
アの故障を検出したとき、そのバスサイクル終了時にオ
ンになり、また、ＪＫフリップフロップ３０３も、同じ
く、バスサイクルずれが発生したバスサイクル中に、ス
レーブ・ペアの故障を検出したとき、そのバスサイクル
終了時にオンになる。制御信号３０，３１は、それぞれ
、バッファ４及び５のイネーブル信号であり、「１」の
とき、イネーブル状態（バッファがオンの状態）、「０
」のとき、ディセーブル状態（バッファがオフの状態）
である。ＪＫフリップフロップ３０２，３０３は、パワ
ーオン時にリセットされるので、制御信号３０は「１」
となり、制御信号３１は「０」となり、バッファ４がオ
ンとなって、マスタ・ペア側が情報をバス６に送出する
。
サイクルずれが発生したバスサイクル中に、マスタ・ペ
アの故障を検出したとき、そのバスサイクル終了時にオ
ンになり、また、ＪＫフリップフロップ３０３も、同じ
く、バスサイクルずれが発生したバスサイクル中に、ス
レーブ・ペアの故障を検出したとき、そのバスサイクル
終了時にオンになる。制御信号３０，３１は、それぞれ
、バッファ４及び５のイネーブル信号であり、「１」の
とき、イネーブル状態（バッファがオンの状態）、「０
」のとき、ディセーブル状態（バッファがオフの状態）
である。ＪＫフリップフロップ３０２，３０３は、パワ
ーオン時にリセットされるので、制御信号３０は「１」
となり、制御信号３１は「０」となり、バッファ４がオ
ンとなって、マスタ・ペア側が情報をバス６に送出する
。
【００２０】ここで、もしマスタ・ペア側に故障が検出
され、故障通知信号１１０がバス制御部３に通知された
とすると、バスサイクルのずれの発生したバスサイクル
を終了した時点で、ＪＫフリップフロップ３０２がオン
の状態になり、制御信号３０は「０」になり、制御信号
３１は「１」になって、バッファ５がオンに変化し、ス
レーブ・ペアがバス６に情報を送出するように切り換え
られる。制御信号３１は、ＡＮＤゲート３０４により、
マスタ・ペアに故障が発生し、スレーブ・ペアに故障が
ないときのみ、「１」になる。したがって、両ペアとも
同時に故障が発生した場合には、両ペアともバス６から
切り離され、処理が継続できなくなる。
され、故障通知信号１１０がバス制御部３に通知された
とすると、バスサイクルのずれの発生したバスサイクル
を終了した時点で、ＪＫフリップフロップ３０２がオン
の状態になり、制御信号３０は「０」になり、制御信号
３１は「１」になって、バッファ５がオンに変化し、ス
レーブ・ペアがバス６に情報を送出するように切り換え
られる。制御信号３１は、ＡＮＤゲート３０４により、
マスタ・ペアに故障が発生し、スレーブ・ペアに故障が
ないときのみ、「１」になる。したがって、両ペアとも
同時に故障が発生した場合には、両ペアともバス６から
切り離され、処理が継続できなくなる。
【００２１】図５は、図１に示されている本発明の一実
施例における各部の波形を示す図である。
施例における各部の波形を示す図である。
【００２２】
【発明の効果】以上説明したように、本発明は、２重化
したマイクロプロセッサ・ペアを２組用意し、両ペア間
で、バスサイクル開始信号を常に監視し、もし、バスサ
イクルがずれたら、バスサイクルのずれを修正するとい
う効果を有し、故障検出信号をチェックすることにより
、一過性の、しかも、単なるデータ化けでないシーケン
ス・エラーを確実に検出し、さらに、故障したマイクロ
プロセッサ・ペアを把握し、同ペアをシステムから論理
的に切り離し、さらには、マスタ・ペアが故障したとき
には、スレーブ・ペアがバス上に情報を出力するように
、バス制御を切り換えることにより、マイクロプロセッ
サの故障に対しては、システム・ダウンしないという効
果を有する。
したマイクロプロセッサ・ペアを２組用意し、両ペア間
で、バスサイクル開始信号を常に監視し、もし、バスサ
イクルがずれたら、バスサイクルのずれを修正するとい
う効果を有し、故障検出信号をチェックすることにより
、一過性の、しかも、単なるデータ化けでないシーケン
ス・エラーを確実に検出し、さらに、故障したマイクロ
プロセッサ・ペアを把握し、同ペアをシステムから論理
的に切り離し、さらには、マスタ・ペアが故障したとき
には、スレーブ・ペアがバス上に情報を出力するように
、バス制御を切り換えることにより、マイクロプロセッ
サの故障に対しては、システム・ダウンしないという効
果を有する。
【図１】本発明の一実施例のブロック図を示す。
【図２】本発明の一実施例に用いられているバスサイク
ル監視回路の詳細ブロック図である。
ル監視回路の詳細ブロック図である。
【図３】本発明の一実施例に用いられているバスサイク
ル終結信号生成部の詳細ブロック図である。
ル終結信号生成部の詳細ブロック図である。
【図４】本発明の一実施例に用いられているバス制御部
の詳細ブロック図である。
の詳細ブロック図である。
【図５】本発明の一実施例における各部の波形を示す図
である。
である。
１ プロセッサ部
２ バスサイクル監視回路
３ バス制御部
４，５ バッファ
６ バス
７ レシーバ
８ デコーダ
９ バスサイクル終結信号生成部
Claims (3)
- 【請求項１】実行モードで動作するマイクロプロセッサ
と監視モードで動作するマイクロプロセッサで構成され
たマスタ・ペアとスレーブ・ペアから出力されたバスサ
イクル開始信号をバスサイクル監視回路で監視し、両信
号に不一致が生じると、バスサイクル監視回路からバス
サイクルずれ検出信号を出力し、この信号をバスサイク
ル終結信号生成部に入力し、バスサイクル終結信号生成
部から出力された信号により、マスタ・ペアとスレーブ
・ペアのバスサイクルのずれを修正するようにした高信
頼性プロセッサ。 - 【請求項２】実行モードで動作するマイクロプロセッサ
と監視モードで動作するマイクロプロセッサで構成され
たマスタ・ペアとスレーブ・ペアにおいて、マスタ・ペ
アが実行モードで動作するマイクロプロセッサの出力信
号と監視モードで動作するマイクロプロセッサの出力信
号が一致しない場合、マスタ・ペアから故障検出信号を
出力し、この信号をバス制御部に入力し、バス制御部か
ら出力された信号により、マスタ・ペアの出力側に設け
たバッファを非導通にし、スレーブ・ペアの出力側に設
けたバッファを導通にすることにより、スレーブ・ペア
の出力信号を取り出すようにした高信頼性プロセッサ。 - 【請求項３】実行モードで動作するマイクロプロセッサ
と監視モードで動作するマイクロプロセッサで構成され
たマスタ・ペアとスレーブ・ペアにおいて、スレーブ・
ペアが実行モードで動作するマイクロプロセッサの出力
信号と監視モードで動作するマイクロプロセッサの出力
信号が一致しない場合、スレーブ・ペアから故障検出信
号を出力し、この信号をバス制御部に入力し、バス制御
部から出力された信号により、マスタ・ペアの出力側に
設けたバッファを導通にし、スレーブ・ペアの出力側に
設けたバッファを非導通にすることにより、マスタ・ペ
アの出力信号を取り出すようにした高信頼性プロセッサ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3117762A JPH04344941A (ja) | 1991-05-23 | 1991-05-23 | 高信頼性プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3117762A JPH04344941A (ja) | 1991-05-23 | 1991-05-23 | 高信頼性プロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04344941A true JPH04344941A (ja) | 1992-12-01 |
Family
ID=14719698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3117762A Pending JPH04344941A (ja) | 1991-05-23 | 1991-05-23 | 高信頼性プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04344941A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015119359A (ja) * | 2013-12-18 | 2015-06-25 | 富士通株式会社 | 論理回路及び論理回路の制御方法 |
-
1991
- 1991-05-23 JP JP3117762A patent/JPH04344941A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015119359A (ja) * | 2013-12-18 | 2015-06-25 | 富士通株式会社 | 論理回路及び論理回路の制御方法 |
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