JPH04344959A - メモリ用電源供給装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリ用電源供給装置
に関するものであり、特に、メモリに格納されたデータ
等を保護するために、安定した電力の供給を行なうメモ
リ用電源供給装置に関するものである。

【０００２】

【従来の技術】従来のこの種のメモリ用電源供給装置と
して、特開昭６１−２１３９０９号、特開平１−６１７
０６号、特開平１−１３０２４４号公報に掲載の技術を
挙げることができる。

【０００３】従来より、例えば、工作機械の動作を制御
する数値制御装置においては、各々の機械に対して固有
のパラメータを必要とし、また、被加工物に応じて個別
の加工プログラムが必要となるために、それらの各情報
を格納するのに、内容の変更が容易な記憶装置を備えて
いる。通常、補助電池等によるバックアップが必要なラ
ンダムアクセスメモリ（以下、ＲＡＭという）が使用さ
れている。

【０００４】図３の（ａ）はバックアップ用の補助電源
として二次電池を用いた従来のメモリ用電源供給装置を
示す回路図であり、（ｂ）はその動作を示すタイムチャ
ートである。

【０００５】図において、１は制御用ＰＤＷＮ信号の入
力端子、２はバックアップ時のレベル安定用プルダウン
抵抗、３は電源オフ時においても補助電源から電力がＲ
ＡＭに供給されるバックアップ電源、４は主電源、５は
ＰＤＷＮ信号入力端子１からの制御用ＰＤＷＮ信号の状
態を保持する低消費電力型のｃ−ＭＯＳ型ＩＣ、６はト
ランジスタのベース電流制限用抵抗Ｒ１　、７は主電源
と補助電源とを切換える電源切換トランジスタＴＲ１　
、８は二次電池の充電電流制限用抵抗Ｒ３　、９は補助
電源である二次電池、１０は二次電池取付端子である。

【０００６】次に、この構成のメモリ用電源供給装置の
動作について説明をする。

【０００７】主電源４と補助電源である二次電池９との
切換制御用のＰＤＷＮ信号入力端子１は、主電源４がオ
フのときは開放状態となる。したがって、レベル安定用
プルダウン抵抗２の働きで、“Ｌ”レベルとなり、バッ
クアップ電源３により電力が供給されているｃ−ＭＯＳ
型ＩＣ５でＰＤＷＮ信号の“Ｌ”レベルが確定する。

【０００８】ここで、図４を用いて主電源と補助電源と
の電源切換用の電源切換トランジスタＴＲ１　７の働き
について述べる。図４の（ａ）から（ｃ）は従来のメモ
リ用電源供給装置における電源切換トランジスタの動作
を示す回路図であり、（ａ）は主電源がオフの状態、（
ｂ）は主電源がオンとなった直後の状態、（ｃ）は主電
源がオンでＰＤＷＮ信号が“Ｈ”になった状態を示す。

【０００９】図４の（ａ）において、主電源４がオフの
状態では、ｃ−ＭＯＳ型ＩＣ５の入力は“Ｌ”レベルで
あるから、出力は反転し、“Ｈ”レベルとなる。このと
きの“Ｈ”レベル電圧はｃ−ＭＯＳ型ＩＣ５に供給され
ているバックアップ電源３の電圧以下となる。電源切換
トランジスタ７のベースにかかる電圧はベース電流制限
用抵抗Ｒ１　６を介して“Ｈ”であるが、エミッタに接
続されている主電源４がオフ、つまり０〔Ｖ〕であるた
め、電源切換トランジスタＴＲ１　７のベース−エミッ
タ間には逆電圧が加わり、電源切換トランジスタＴＲ１
　７はオフ状態となる。そして、バックアップ電源３は
充電電流制限用抵抗Ｒ３　８を介して二次電池９を使っ
た補助電源より供給される。

【００１０】図４の（ｂ）において、主電源４がオンと
なった直後の状態では、ＰＤＷＮ信号は依然として“Ｌ
”のままであり、このＰＤＷＮ信号バックアップ用のｃ
−ＭＯＳ型ＩＣ５の出力は“Ｈ”である。電源切換トラ
ンジスタＴＲ１７のベース、エミッタは共に“Ｈ”レベ
ルであり、電源切換トランジスタＴＲ１　７はオフ状態
が維持される筈である。しかし、通常、バックアップ用
の二次電池９の電圧は主電源４から充電され、放電電流
を抑制するために主電源電圧よりも低く設定されている
。したがって、補助電源から主電源への遷移時には、電
源切換トランジスタＴＲ１　７のベース−エミッタ間に
は順方向に補助電源電圧と主電源電圧との電位差が生じ
、順方向の電流が漏れる。すると、ｃ−ＭＯＳ型ＩＣ５
の電源電圧ＶＣＣと出力電圧ＶＯＵＴ　がＶＣＣ＜ＶＯ
ＵＴ　という関係になり、ｃ−ＭＯＳ型ＩＣ５の動作が
不安定となり、消費電流が増加する。但し、ベース電流
制限用抵抗Ｒ１　６が働くので、この消費電流の増加は
過渡的なものである。

【００１１】図４の（ｃ）において、主電源４がオンで
ＰＤＷＮ信号が“Ｈ”になった状態では、ｃ−ＭＯＳ型
ＩＣ５の出力は“Ｌ”となり、電源切換トランジスタＴ
Ｒ１７のベースが“Ｌ”で、エミッタが“Ｈ”となり、
ベース−エミッタ間には十分な順方向の電位差を生ずる
ので、電源切換トランジスタＴＲ１７はオン状態となり
、エミッタ−コレクタ間も導通する。したがって、電源
切換トランジスタＴＲ１　７のエミッタに接続されたバ
ックアップ電源３に電力が供給されることになる。また
、主電源電圧の方が補助電源電圧よりも大きいので、図
３の二次電池９は主電源４によって充電される。

【００１２】なお、図４中のｃ−ＭＯＳ型ＩＣ５は図５
のような構成となっている。図５はメモリ用電源供給装
置のｃ−ＭＯＳ型ＩＣ５の内部を示す回路図である。

【００１３】図において、１４，１５はダイオード、１
６，１７はＭＯＳ型トランジスタ、１８は抵抗、１９は
ＰＤＷＮ信号が入力されるｃ−ＭＯＳ型ＩＣ５の入力端
子、２０はｃ−ＭＯＳ型ＩＣ５の出力端子である。

【００１４】続いて、図６を用いてバックアップ電源が
主電源から補助電源に切換わる場合について説明する。 図６の（ａ）から（ｃ）は従来のメモリ用電源供給装置
における主電源オフのときの二次電池の動作を示す回路
図である。

【００１５】図６の（ａ）において、主電源４がオンで
ＰＤＷＮ信号が“Ｈ”の状態では、電源切換トランジス
タＴＲ１　７はオン状態であり、主電源４から補助電源
である二次電池９に充電中である。

【００１６】図６の（ｂ）において、主電源と補助電源
との切換用のＰＤＷＮ信号が“Ｌ”になったときには、
バックアップ電源３を二次電池９に切換えようとする。 この場合、図４の（ｂ）と同様に、主電源４とバックア
ップ電源３との電位差が生じ、電源切換トランジスタＴ
Ｒ１　７のエミッタからベースに漏れ電流が流れる。し
かし、ＰＤＷＮ信号の“Ｈ”から“Ｌ”への遷移時には
、バックアップ電源３は主電源４と同電位であり、上述
の図４の（ｂ）のように、過渡的にｃ−ＭＯＳ型ＩＣ５
の消費電流が増大することはない。

【００１７】しかし、図６の（ｃ）において、ＰＤＷＮ
信号が“Ｌ”になり主電源４がオフになり、電源切換ト
ランジスタＴＲ１　７がオフ状態になると、二次電池９
は充電から放電に切換わり、バックアップ電源３への電
力の供給が開始される。ところが、二次電池９の過充電
防止用として作用している充電電流制限用抵抗Ｒ３　８
が放電時には負荷となり、充電から放電への遷移時に、
一時的にバックアップ電源３への電力供給不足となる。

【００１８】次に、放電時にトランジスタを用いて充電
電流制限用抵抗を短絡する従来の他のメモリ用電源供給
装置について説明する。従来のこの種のメモリ用電源供
給装置として、特開平１−２８６７４４号公報に掲載の
技術を挙げることができる。

【００１９】図７は従来の他のメモリ用電源供給装置に
おける放電時に充電電流制限用抵抗を短絡するのにトラ
ンジスタを用いた回路を示す回路図であり、図８は図７
の回路の動作を示すタイムチャートである。図中、図３
と同一符号及び記号は図３の構成部分と同一または相当
する構成部分を示す。

【００２０】図において、１１は放電時に充電電流制限
用抵抗Ｒ３　８を短絡する電流制限用短絡トランジスタ
ＴＲ２　、２１は主電源と補助電源との切換制御信号で
あるＢＡＣＫ　　ＵＰ信号を入力する切換制御信号入力
端子であり、図３のＰＤＷＮ信号入力端子１に相当する
ものである。２２，２４はディジタルトランジスタＴＲ
３　，ＴＲ４　、２３，２５，２６は抵抗Ｒ２　，Ｒ４
　，Ｒ５　であり、２７はバックアップ電源の負荷とな
る電子回路である。

【００２１】この回路の動作を図８のタイムチャートを
用いて説明する。主電源４がオンのとき、停電を示す切
換制御信号（ＢＡＣＫ　　ＵＰ信号）は“Ｈ”であり、
ディジタルトランジスタＴＲ３　２２はオン、電源切換
トランジスタＴＲ１　７もオンであるが、ディジタルト
ランジスタＴＲ４　２４はオフ、電流制限用短絡トラン
ジスタＴＲ２　１１オフで、充電電流制限用抵抗Ｒ３　
８が有効に働き、電源切換トランジスタＴＲ１　７及び
充電電流制限用抵抗Ｒ３　８を介して主電源４から補助
電源Ｃ１である二次電池９に充電される。そして、主電
源４がオフになった瞬間に、二次電池９は充電から放電
に切換わり、一時的に、バックアップ電源３の負荷が増
大するが、このときは、電流制限用短絡トランジスタＴ
Ｒ２　１１によって充電電流制限用抵抗Ｒ３　８が短絡
されていない。このため、バックアップ電力供給不足と
なり、バックアップ電源３の電圧が一時的に落込む。

【００２２】主電源４がオフとなり、停電状態を示す切
換制御信号（ＢＡＣＫ　　ＵＰ信号）が“Ｌ”になると
、ディジタルトランジスタＴＲ３　２２がオフになり、
ディジタルトランジスタＴＲ４　２４がオン、電流制限
用短絡トランジスタＴＲ２　１１がオンと次々連続して
作動し切換わる。しかし、主電源４がオフとなってから
、切換制御信号（ＢＡＣＫ　　ＵＰ信号）が発生するま
での時間的な遅れと、トランジスタ４個分のスイッチン
グの時間的な遅れがあるために、過渡的なバックアップ
電力の増加を吸収し切れない。

【００２３】一方、停電から充電に切換わる場合は、ト
ランジスタ４個分のスイッチングの遅れが幸いし、主電
源４がオフからオンに切換わったときには、まだ、充電
電流制限用抵抗Ｒ３　８が短絡されたままとなっており
、過渡的なバックアップ電力の増加を吸収できるので、
バックアップ電源３の電圧の落込みはない。

【００２４】

【発明が解決しようとする課題】上記のような従来のメ
モリ用電源供給装置では、主電源４がオンのときには、
補助電源を充電し、主電源４がオフのときには、補助電
源を放電してバックアップ電源に電力を供給していた。

【００２５】しかし、図３のような従来のメモリ用電源
供給装置では、充電電流制限用抵抗Ｒ３　８を短絡する
電流制限用短絡トランジスタＴＲ２　１１がなく、メモ
リの電源であるバックアップ電源が補助電源から主電源
に切換わるとき、及び主電源から補助電源に切換わると
きに、一時的に補助電源からバックアップ電源への電力
供給不足が生じていた。

【００２６】また、図７のような放電時にトランジスタ
を用いて充電電流制限用抵抗を短絡する従来の他のメモ
リ用電源供給装置においても、主電源４がオフになった
瞬間に、バックアップ電力供給不足となり、バックアッ
プ電源３の電圧が一時的に落込んでいた。

【００２７】そこで、この発明はメモリのバックアップ
電源である主電源と補助電源の切換時にバックアップ電
源の電圧が低下せず、安定した電力の供給ができるメモ
リ用電源供給装置の提供を課題とするものである。

【００２８】

【課題を解決するための手段】本発明にかかるメモリ用
電源供給装置は、不揮発性メモリを用いたメモリ回路に
電力を供給する主電源と、前記主電源によって充電され
、前記主電源がオフのときに前記メモリ回路を保護すべ
く前記メモリ回路に電力を供給する補助電源と、前記補
助電源への充電電流を制限し、前記補助電源の放電によ
る電力供給時の負荷を軽減する充放電制御回路とを具備
するものである。

【００２９】

【作用】この発明のメモリ用電源供給装置においては、
メモリ回路に電力を供給する主電源によって充電され、
前記主電源がオフのときに前記メモリ回路を保護すべく
メモリ回路に電力を供給する補助電源への充電電流を、
充放電制御回路によって制限し、前記補助電源の放電に
よる電力供給時の負荷を軽減するものであるから、補助
電源の過充電を防止できるとともに、メモリの電源であ
るバックアップ電源が補助電源から主電源に切換わると
き、及び主電源から補助電源に切換わるときに、補助電
源の電力供給能力が低下せず、補助電源からバックアッ
プ電源への電力供給不足が起きず、バックアップ電源の
電圧が低下しない。

【００３０】

【実施例】以下、本発明の実施例について説明をする。

【００３１】図１は本発明の一実施例であるメモリ用電
源供給装置を示す回路図である。図中、上記従来例と同
一符号及び記号は上記従来例の構成部分と同一または相
当する構成部分を示す。

【００３２】図において、１１は主電源４がオフのとき
に充電電流制限用抵抗Ｒ３　８を短絡する電流制限用短
絡トランジスタＴＲ２　、１２は主電源４がオンのとき
に主電源電圧を二次電池９の電圧まで降下させて前記電
流制限用短絡トランジスタＴＲ２１１を保護するととも
に、前記主電源４がオフのときには二次電池９から主電
源４への電流の漏れを防ぐ漏れ電流防止用ダイオード、
１３は電流制限用抵抗である。即ち、このメモリ用電源
供給装置は図３の（ａ）の回路に電流制限用短絡トラン
ジスタＴＲ２　　１１、漏れ電流防止用ダイオード１２
、及び電流制限用抵抗１３を付加したものである。

【００３３】次に、図２を用いて上記構成のメモリ用電
源供給装置の動作を説明する。図２は本発明の一実施例
及び従来のメモリ用電源供給装置の動作を示すタイムチ
ャートであり、図１と図３の回路の動作を示すタイムチ
ャートである。

【００３４】図において、主電源オンスイッチを操作す
ると、主電源４が立上がり、主電源電圧は０〔Ｖ〕から
５〔Ｖ〕に立上がる。次に、各制御回路に主電源４が供
給され、ＰＤＷＮ信号が解除されると、ＰＤＷＮ信号は
０〔Ｖ〕から５〔Ｖ〕になる。ＰＤＷＮ信号が０〔Ｖ〕
のうちは、二次電池９からＲＡＭメモリに電源を供給し
ている。つまり、二次電池９は放電状態であるが、ＰＤ
ＷＮ信号が５〔Ｖ〕に切換わることにより、電源切換ト
ランジスタＴＲ１　７がオンとなると、二次電池９は主
電源４より充電電流制限用抵抗Ｒ３　８を介して充電さ
れる。次に、主電源オフスイッチを操作すると、ＰＤＷ
Ｎ信号は５〔Ｖ〕から０〔Ｖ〕になり、ＰＤＷＮ信号が
働く。ＰＤＷＮ信号が働くと、電源切換トランジスタＴ
Ｒ１　７がオフになり、主電源４からバックアップ電源
３に電力が供給されなくなり、代りに二次電池９からバ
ックアップ電源３に電力が供給される。つまり、二次電
池９は再び放電状態に戻る。ところが、図３に示した従
来のメモリ用電源供給装置では、図２の従来のバックア
ップ電源電圧で示されるように、主電源４のオン、オフ
時において、二次電池９からの電力供給不足となるため
に、バックアップ電源の電圧が一時的に低下していた。

【００３５】図２の（Ａ）はＲＡＭＩＣの電源バックア
ップ領域であり、二次電池９の電圧がバックアップ電源
３の電圧となっている。（Ｂ）は主電源電圧の立上げか
ら主電源４と補助電源である二次電池９との切換制御用
のＰＤＷＮ信号が解除されるまでの領域である。この領
域では、ＰＤＷＮ信号は０〔Ｖ〕であり、バックアップ
電源は補助電源側となっているが、図３に示した従来の
メモリ用電源供給装置においては、二次電池９の電圧そ
のままではなく、電源切換トランジスタＴＲ１７の漏れ
電流によってｃ−ＭＯＳ型ＩＣ５が不安定状態となり、
一時的な消費電流の増加を補助電源である二次電池９が
供給しきれず、図２の従来のバックアップ電源電圧のよ
うに、一瞬、バックアップ電源の電圧が落込んでいた。

【００３６】そこで、本実施例のメモリ用電源供給装置
においては、図１のように二次電池９の保護用に挿入さ
れた充電電流制限用抵抗Ｒ３　８の両端に、電流制限用
短絡トランジスタＴＲ２　１１のエミッタとコレクタと
を各々接続し、主電源４の立上り信号をベースに接続す
ることにより、（Ｂ）領域で起こる電力供給不足を補っ
ている。即ち、主電源４が立上っているときのみ、充電
電流制限用抵抗Ｒ３　８が働き、主電源４がオフのとき
は、充電電流制限用抵抗Ｒ３　８を短絡することにより
、主電源４のオフ時、つまり、バックアップ時のバック
アップ電源３から見た二次電池９の内部抵抗を減少し、
電力供給能力を増大させている。

【００３７】また、図２の（Ｃ）領域は、主電源４がオ
ンで、ＰＤＷＮ信号が解除のときであり、ＲＡＭＩＣへ
のバックアップ電源３は、主電源４から供給されるので
、５〔Ｖ〕となっている。（Ｄ）領域は、ＰＤＷＮ信号
がオフになり、次に、主電源４がオフとなった状態であ
る。この領域においても、図３に示した従来のメモリ用
電源供給装置では、バックアップ電源の電圧が落込んで
いた。これは、ＰＤＷＮ信号が有効になり、０〔Ｖ〕に
なった後も主電源４と二次電池９との電位差が生じ、電
源切換トランジスタＴＲ１　７のエミッタからベースへ
の漏れ電流により、二次電池９が充電されているためで
ある。したがって、（Ａ）及び（Ｅ）領域よりも、（Ｂ
）及び（Ｄ）領域の安定した部分の方が電圧が少し高い
。

【００３８】図１の本実施例のメモリ用電源供給装置に
おいても、従来と同様に、主電源４が立上っているとき
は、主電源４によって二次電池９が充電され、主電源４
がオフになると二次電池９は充電から放電に切換わる。 しかも、本実施例では、主電源４がオフのときは、二次
電池９の充電から放電への切換えを速くするとともに、
充電電流制限用抵抗Ｒ３　８を短絡することにより、こ
の充電電流制限用抵抗Ｒ３　８によって二次電池９の放
電が妨げられることがなく、しかも、一時的に、バック
アップ電源３の電力供給不足が起きることがないので、
バックアップ電源３の電圧の落込みを防ぐことができる
。

【００３９】このように、本実施例のメモリ用電源供給
装置は、不揮発性メモリを用いたメモリ回路に電力を供
給する主電源４と、この主電源４によって充電され、前
記主電源４がオフのときに前記メモリ回路を保護すべく
前記メモリ回路に電力を供給する補助電源である二次電
池９と、前記主電源４と二次電池９（補助電源）との間
に設けられた充電電流制限用抵抗Ｒ３　８と、前記主電
源４がオフのときに前記充電電流制限用抵抗Ｒ３　８を
短絡する電流制限用短絡トランジスタＴＲ２　１１と、
前記主電源４がオンのときに主電源電圧を補助電源電圧
まで電圧を降下させて前記電流制限用短絡トランジスタ
ＴＲ２　１１を保護するとともに、前記主電源４がオフ
のときには二次電池９（補助電源）から主電源４への電
流の漏れを防ぐ漏れ電流防止用ダイオード１２とを有す
る充放電制御回路とを備えている。

【００４０】即ち、本実施例のメモリ用電源供給装置は
、メモリ回路に電力を供給する主電源４によって充電さ
れ、前記主電源４がオフのときに前記メモリ回路を保護
すべくメモリ回路に電力を供給する二次電池９（補助電
源）への充電電流を充放電制御回路の充電電流制限用抵
抗Ｒ３　８によって制限するとともに、充放電制御回路
の充電電流制限用抵抗Ｒ３　８を短絡することによって
前記二次電池９（補助電源）の放電による電力供給時の
負荷を軽減するものである。

【００４１】具体的には、充放電制御回路の充電電流制
限用抵抗Ｒ３　８が二次電池９に直列に接続されており
、充電時に、二次電池９の過充電を防いでいる。また、
充電電流制限用抵抗Ｒ３　８と出力側を並列に接続した
電流制限用短絡トランジスタＴＲ２　１１のベースに、
主電源４のオン、オフと同時の切換信号を入力すること
により、切換えの時間遅れを最も少なくして、放電時に
充電電流制限用抵抗Ｒ３　８を短絡する。こうして、主
電源４の切換えと同時に充放電制御回路の充電電流制限
用抵抗Ｒ３　８を短絡し、二次電池９のインピーダンス
制御を行なうことにより、主電源４切換時に過渡的に増
加する負荷を軽減する。

【００４２】したがって、二次電池９（補助電源）の過
充電を防止できるとともに、メモリの電源であるバック
アップ電源が二次電池９（補助電源）から主電源４に切
換わるとき、及び主電源４から二次電池９（補助電源）
に切換わるときに、二次電池９（補助電源）の電力供給
能力が低下しないので、二次電池９（補助電源）からバ
ックアップ電源への電力供給不足が起きず、バックアッ
プ電源の電圧が低下しない。この結果、メモリ回路に対
するバックアップ電源として、常に安定した電力の供給
が可能になる。

【００４３】ところで、上記実施例では、充電電流制限
用抵抗Ｒ３　８を短絡する電流制限用短絡トランジスタ
ＴＲ２　１１の切換制御信号を主電源４を利用して作成
したが、この信号を電源切換制御信号であるＰＤＷＮ信
号等から作成してもよい。

【００４４】

【発明の効果】以上説明したように、本発明のメモリ用
電源供給装置は、主電源と、補助電源と、充放電制御回
路とを備え、メモリ回路に電力を供給する主電源によっ
て充電され、前記主電源がオフのときに前記メモリ回路
を保護すべくメモリ回路に電力を供給する補助電源への
充電電流を、充放電制御回路によって制限し、前記補助
電源の放電による電力供給時の負荷を軽減することによ
り、補助電源の過充電を防止できるとともに、メモリの
電源であるバックアップ電源が補助電源から主電源に切
換わるとき、及び主電源から補助電源に切換わるときに
、補助電源の電力供給能力が低下せず、補助電源からバ
ックアップ電源への電力供給不足が起きず、バックアッ
プ電源の電圧が低下しないので、メモリ回路に対するバ
ックアップ電源として、常に安定した電力の供給が可能
になる。

【図面の簡単な説明】

【図１】図１は本発明の一実施例であるメモリ用電源供
給装置を示す回路図である。

【図２】図２は本発明の一実施例及び従来のメモリ用電
源供給装置の動作を示すタイムチャートである。

【図３】図３の（ａ）は従来のメモリ用電源供給装置を
示す回路図であり、（ｂ）はその動作を示すタイムチャ
ートである。

【図４】図４の（ａ）から（ｃ）は従来のメモリ用電源
供給装置における電源切換トランジスタの動作を示す回
路図である。

【図５】図５はメモリ用電源供給装置のＣ−ＭＯＳ・Ｉ
Ｃの内部を示す回路図である。

【図６】図６の（ａ）から（ｃ）は従来のメモリ用電源
供給装置における主電源オフのときの二次電池の動作を
示す回路図である。

【図７】図７は従来の他のメモリ用電源供給装置におけ
る放電時に充電電流制限用抵抗を短絡するのにトランジ
スタを用いた回路を示す回路図である。

【図８】図８は図７の回路の動作を示すタイムチャート
である。

【符号の説明】

１　　　　ＰＤＷＮ信号入力端子 ２　　　　レベル安定用プルダウン抵抗３　　　　バッ
クアップ電源 ４　　　　主電源 ５　　　　ｃ−ＭＯＳ型ＩＣ ６　　　　ベース電流制限用抵抗Ｒ１ ７　　　　電源切換トランジスタＴＲ１８　　　　充電
電流制限用抵抗Ｒ３ ９　　　　二次電池 １０　　　　二次電池取付端子 １１　　　　電流制限用短絡トランジスタＴＲ２１２　
　　　漏れ電流防止用ダイオード１３　　　　電流制限
用抵抗

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　不揮発性メモリを用いたメモリ回路に
   電力を供給する主電源と、前記主電源によって充電され
   、前記主電源がオフのときに前記メモリ回路を保護すべ
   く前記メモリ回路に電力を供給する補助電源と、前記補
   助電源への充電電流を制限し、前記補助電源の放電によ
   る電力供給時の負荷を軽減する充放電制御回路とを具備
   することを特徴とするメモリ用電源供給装置。