JPH04345247A - 多重スキャン回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は複数の入力ビットを走査
してオンビットを選択する多重スキャン回路に関する。

【０００２】データ処理装置や通信装置では、各ビット
が事象例えばアラームを表す入力ビット群の状態をスキ
ャン回路で順次に走査して監視し、オンビットすなわち
アラーム発生を検出した時には、そのアラーム情報を処
理部側に送ってそのアラームに対して必要な処置を行う
ようにしている。

【０００３】近年、かかるデータ処理装置や通信装置で
は、システムの高速化が強く要求されており、この要求
を満足させるためには、システムを構成している構成要
素一つ一つが効率的に動作しなければならない。このた
め、スキャン回路においてもそのスキャン処理に無駄な
時間のないことが必要とされている。

【０００４】

【従来の技術】図４には従来のスキャン回路が示される
。図中、スキャン部６にはｎ個の入力ビットＩＮ１〜Ｉ
Ｎｎからなる入力ビット群ＩＮが入力される。これらの
入力ビットＩＮ１〜ＩＮｎは各々のビットが互いに異な
るアラーム情報に対応するものであり、オンで「アラー
ム有り」を表す。またスキャン部６からはＮ個の入力ビ
ットＩＮ１〜ＩＮｎにそれぞれ対応した出力ビットＯＵ
Ｔ１〜ＯＵＴｎからなる出力ビット群ＯＵＴを出力する
。スキャン部６はこれら入力ビット群ＩＮの各入力ビッ
トを順次に走査してオンの入力ビットを探し、オンの入
力ビットを一つ見つけると、走査を停止するとともにそ
のオン入力ビットに対応した出力ビットをオンにする。

【０００５】いま入力ビットＩＮ２がオンしたものとす
る。この入力ビットＩＮ２以外のもの、つまり入力ビッ
トＩＮ１、ＩＮ３〜ＩＮｎはオフである。スキャン部６
は入力ビット群ＩＮの走査を行ってオンの入力ビットＩ
Ｎ２を見つけ、それによって走査を停止するとともに出
力ビットＯＵＴ２をオンさせることで、その「アラーム
有り」情報を処理部５に通知する。処理部５では、この
出力ビットＯＵＴ２により「アラーム有り」情報を受け
取ると、そのアラームに対しての必要な処理を開始する
。この処理が終了すると、図示しない入力側装置に処理
終了通知を行って入力ビットＩＮ２をオフにする。これ
によりスキャン部６は入力ビット群ＩＮの走査を再開し
、オンになっている入力ビットが有るか否かを調べる。

【０００６】

【発明が解決しようとする課題】上述の例において、入
力ビットＩＮ２のオンに対する処理が処理部５で行われ
ている間に、入力ビットＩＮ１もオンになったものとす
る。この場合、スキャン部６は、処理部５で処理が終了
して入力ビットＩＮ２がオフにされるまではその走査を
停止状態にしている。処理部５での入力ビットＩＮ２に
対する処理が終了後、スキャン部６が走査を開始して入
力ビットＩＮ３〜ＩＮｎがオンしていないことを順次に
調べ、最後に入力ビットＩＮ１がオンしていることを認
識し、出力ビットＯＵＴ１をオンにすることでそれを処
理部５に伝える。

【０００７】したがって、処理部５は、スキャン部６で
選択された入力ビットＩＮ２がオフしてからスキャン部
６で次の走査が開始されて出力ビットＯＵＴ１がオンに
されるまでの間、入力ビットＩＮ１に対しての処理を行
うことができず、この間はロス時間となる。

【０００８】本発明はかかる問題点に鑑みてなされたも
のであり、その目的とするところは、入力ビット群中の
複数のビットがオンになった場合にも、処理部に対して
実行中の処理が終了したら直ちに他のビットのオン情報
を通知することができるようにし、それにより処理部に
おいてロス時間のない連続的な処理を行えるようにする
ことにある。

【０００９】

【課題を解決するための手段】図１は本発明に係る原理
説明図である。本発明に係る多重スキャン回路は、複数
の入力ビットを所定ビット数ごとのグループに分割し、
かつオン入力ビットを含むグループを選択すべくそれぞ
れのグループを走査するグループスキャン部１と、グル
ープスキャン部１でオン入力ビットを含むグループが選
択された際に入力ビットをグループ単位で走査するため
のスキャン信号を出力するビットスキャン部２と、ビッ
トスキャン部２から出力されるスキャン信号によりグル
ープスキャン部１で選択されたグループのうちのオン入
力ビットの１ビットのみを判定する判定部３とから構成
される多重スキャン回路。

【００１０】

【作用】グループスキャン部１は複数の入力ビットを所
定ビット数ごとのグループに分割する。そしてそれぞれ
のグループを走査してオン入力ビットを含むグループを
選択する。ビットスキャン部２はグループスキャン部１
でオン入力ビットを含むグループが選択されたことを受
けて入力ビットをグループ単位で走査するためのスキャ
ン信号を判定部３へ出力する。

【００１１】判定部３はビットスキャン部２からのスキ
ャン信号によりグループスキャン部１で選択されたグル
ープのうちのオン入力ビットの１ビットのみを判定する
。したがって、オン入力ビットの判定は常にグループご
とにおこなわれるので、実質的にビットスキャンに要す
る時間が短縮される。

【００１２】

【実施例】以下本発明の実施例を図面にて詳述するが、
本発明は以下の実施例に限定されるものではない。

【００１３】図２には本発明の一実施例としての多重ス
キャン回路が示される。この実施例では９個の入力ビッ
トＩＮ１〜ＩＮ９をスキャンする回路について説明する
。同図において１０はグループスキャン部で、６個のＯ
Ｒゲート１１，１２，１３，１４，１５，１６と、３個
のＡＮＤゲート１７，１８，１９とシフトレジスタＳＲ
１とで構成される。９個の入力ビットＩＮ１〜ＩＮ９は
、ＯＲゲート１１，１２，１３により３ビットづつの３
つのグループに分割される。分割されたグループを、グ
ループ１，グループ２，グループ３とする。また入力ビ
ットＩＮ１〜ＩＮ９はＯＲゲート１４に入力され、ＯＲ
ゲート１４はグループを走査するためのスキャン信号を
発生させるシフトレジスタＳＲ１の起動信号を出力する
。シフトレジスタＳＲ１は入力されるクロック信号ＣＬ
Ｋに同期して、起動信号が入力された後作動し、出力信
号をＡＮＤゲート１７，１８，１９に順次出力する。 それぞれのＡＮＤゲート１７，１８，１９は、シフトレ
ジスタＳＲ１の出力信号とＯＲゲート１１，１２，１３
のそれぞれの出力信号との論理積を演算して選択された
グループに対応する出力信号をＯＲゲート１５及び判定
部３０にそれぞれ出力する。ＯＲゲート１５はＯＲゲー
ト１６を介してシフトレジスタＳＲ１を停止させる信号
を出力する。この停止信号は、次に説明するビットスキ
ャン部２０を構成するシフトレジスタＳＲ２の起動信号
にもなる。

【００１４】ビットスキャン部２０は、１つのグループ
を形成する入力ビットのビット数に対応するビットスキ
ャンのためのスキャン信号を出力するシフトレジスタＳ
Ｒ２と、判定部３０からの信号の論理和を演算してシフ
トレジスタＳＲ２の動作を停止させる停止信号を出力す
るＯＲゲート２１とで構成される。シフトレジスタＳＲ
２は基本的にシフトレジスタＳＲ１と同じでよいが、４
番目の出力としてスキャン終了出力を有しており、その
出力信号をＯＲゲート１６に入力し、ビットスキャン終
了後シフトレジスタＳＲ１を再起動させる信号を出力す
る。このシフトレジスタＳＲ２はクロック信号ＣＬＫに
同期して動作する。

【００１５】判定部３０は、９個のＡＮＤゲート３１，
３２，３３，３４，３５，３６，３７，３８，３９によ
り構成される。ＡＮＤゲート３１，３２，３３がＯＲゲ
ート１１により分割された入力ビットＩＮ１，２，３の
グループ１に対応し、同様にＡＮＤゲート３４，３５，
３６がＯＲゲート１２により分割された入力ビットＩＮ
４，５，６のグループ２に、またＡＮＤゲート３７，３
８，３９がＯＲゲート１３により分割された入力ビット
ＩＮ７，８，９のグループ３にそれぞれ対応して、グル
ープ内でオンになった入力ビットを判定する。４０は処
理部で、従来と同じであってよい。

【００１６】次にこの実施例の動作を図３を交じえて説
明する。入力信号のうちの１つがオン状態にあると、Ｏ
Ｒゲート１４からシフトレジスタＳＲ１を起動させる信
号が出力されてシフトレジスタが起動してスキャン信号
を出力する。いま入力ビットＩＮ２がオン状態であると
する。この場合ＯＲゲート１１からの出力信号がＡＮＤ
ゲート１７に出力され、ＡＮＤゲート１７でシフトレジ
スタＳＲ１からのスキャン信号と一致すると、判定部３
０へグループ１が選択されたことを示す信号がＡＮＤゲ
ート１７から出力される。このことは、図３に示すグル
ープスキャンであり、グループ１から順にグループ２，
グループ３とシフトレジスタＳＲ１からのスキャン信号
によりスキャンされる。

【００１７】ＡＮＤゲート１７からグループ１が選択さ
れた信号が出力されると、ＯＲゲート１５，１６を介し
てシフトレジスタＳＲ１を停止し、かつシフトレジスタ
ＳＲ２を起動させる信号がそれぞれのシフトレジスタＳ
Ｒ１，ＳＲ２に入力される。これによって、グループス
キャン動作は停止し、ビットスキャン動作に移行する。 シフトレジスタＳＲ２は、ＯＲゲート１６の出力信号を
受けて起動し、ビットスキャンのためのスキャン信号を
判定部３０に出力する。

【００１８】ビットスキャンは、図３に示すように、そ
れぞれのグループの１ビット目，２ビット目，３ビット
目を順に走査する動作である。ビットスキャンにより、
グループ１の１ビット目が走査されると、入力ビットの
うちの入力ビットＩＮ１が走査されたものとなる。同様
に、図３から明らかなように、２ビット目の走査では、
入力ビットＩＮ２，ＩＮ５，ＩＮ８がそれぞれ走査され
るものとなる。判定部３０では、入力ビットＩＮ２がオ
ンしており、またＡＮＤゲート１７からグループ１が選
択されたことを示す信号が出力されているので、シフト
レジストＳＲ２から２ビット目を走査するスキャン信号
が出力された時に、判定部３０は入力ビットＩＮ２がオ
ンしていることを判定する。この動作はＡＮＤゲート３
２によりおこなわれる。

【００１９】入力ビットＩＮ２が判定されると、ＯＲゲ
ート２１よりシフトレジスタＳＲ２に対し、その動作を
停止する信号が入力される。これによってシフトレジス
タＳＲ２は、スキャン終了出力をＯＲゲート１６に出力
して動作を停止する。ＯＲゲート１６はこのスキャン終
了出力を受けて信号をシフトレジスタＳＲ１を再起動さ
せる信号を出力する。これによって再びグループスキャ
ンが開始される。

【００２０】上記した実施例では、３つのグループに入
力ビットを分割したが、入力ビットのビット数が多い場
合には、４，５……とグループの数を増加すれば、走査
に要する時間の増加を低く抑えることが可能である。こ
の場合、上記したグループスキャン部のゲート数を増や
すことで実現できる。また入力ビットのグループ分けを
、オンする頻度の高いビットごとに、例えば頻度の高い
入力ビットをグループ１、次に高い入力ビットをグルー
プ２となるように、おこなえばスキャン時間の短縮を図
ることができる。

【００２１】

【発明の効果】以上に説明したように、本発明によれば
、グループスキャンをおこなうことにより従来問題とな
ったオンとなった入力ビットの処理と処理の間のロス時
間が短縮でき、比較的少ないハードウェアの量で実施す
ることができる。したがってシステムの高速化に寄与す
るところが大きく、さらに製造コスト及び回路実装面積
を低く抑えることが可能となる。

【図面の簡単な説明】

【図１】本発明に係る原理説明図である。

【図２】本発明の一実施例の構成を示す電気回路図であ
る。

【図３】実施例のグループスキャン及びビットスキャン
の動作を説明するための摸式図である。

【図４】従来例の構成を示すブロック図である。

【符号の説明】

１，１０　　グループスキャン部 ２，２０　　ビットスキャン部 ３，３０　　判定部

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　複数の入力ビットを所定ビット数ごと
   のグループに分割し、かつオン入力ビットを含むグルー
   プを選択すべくそれぞれのグループを走査するグループ
   スキャン部（１）と、グループスキャン部（１）でオン
   入力ビットを含むグループが選択された際に入力ビット
   をグループ単位で走査するためのスキャン信号を出力す
   るビットスキャン部（２）と、ビットスキャン部（２）
   から出力されるスキャン信号によりグループスキャン部
   （１）で選択されたグループのうちのオン入力ビットの
   １ビットのみを判定する判定部（３）とから構成される
   多重スキャン回路。