JPH043455A - Ｓｏｉトランジスタ積層半導体装置とその製造方法 - Google Patents
Ｓｏｉトランジスタ積層半導体装置とその製造方法Info
- Publication number
- JPH043455A JPH043455A JP2103810A JP10381090A JPH043455A JP H043455 A JPH043455 A JP H043455A JP 2103810 A JP2103810 A JP 2103810A JP 10381090 A JP10381090 A JP 10381090A JP H043455 A JPH043455 A JP H043455A
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- JP
- Japan
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- transistor
- contact hole
- insulating film
- source
- upper layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＳＯＩトランジスタを積層する半導体装置とそ
の製造方法に関する。
の製造方法に関する。
半導体装置は微細化により集積度を向上させてきたが、
サブミクロン領域になりこれ以上の微細化は技術的に困
難になりつつある。そこで、マスクルールは微細化せず
トランジスタ層を多層にして集積度を上げる試みがなさ
れている。しかし、トランジスタ間を電気的に結合する
配線は複雑になり、層内のみでなく層間のトランジスタ
の接続も必要になる。このため配線に要する面積も増大
する。
サブミクロン領域になりこれ以上の微細化は技術的に困
難になりつつある。そこで、マスクルールは微細化せず
トランジスタ層を多層にして集積度を上げる試みがなさ
れている。しかし、トランジスタ間を電気的に結合する
配線は複雑になり、層内のみでなく層間のトランジスタ
の接続も必要になる。このため配線に要する面積も増大
する。
第３図に示す従来のＳＯＩトランジスタ積層半導体装置
の断面図を用いて従来の構造、製造方法を具体的に説明
する。
の断面図を用いて従来の構造、製造方法を具体的に説明
する。
フィールド酸化膜２により素子分離領域が規定されたシ
リコン基板１上に、ゲート絶縁膜、ソース・ドレイン拡
散層３．その一部がフィールド酸化膜２上に延在するゲ
ート電極４からなる下層トランジスタが形成される。シ
リコン基板１の全面に例えば５ｉ０２からなる層間絶縁
Ｍ５が堆積され、この上にシリコン半導体層が形成され
、シリコン半導体層にゲート絶縁膜、ソース・ドレイン
半導体層６．その一部が層間絶縁膜５上に延在する多結
晶シリコンからなるゲート電極７から、ＳＯＩ構造の上
層トランジスタが形成される。
リコン基板１上に、ゲート絶縁膜、ソース・ドレイン拡
散層３．その一部がフィールド酸化膜２上に延在するゲ
ート電極４からなる下層トランジスタが形成される。シ
リコン基板１の全面に例えば５ｉ０２からなる層間絶縁
Ｍ５が堆積され、この上にシリコン半導体層が形成され
、シリコン半導体層にゲート絶縁膜、ソース・ドレイン
半導体層６．その一部が層間絶縁膜５上に延在する多結
晶シリコンからなるゲート電極７から、ＳＯＩ構造の上
層トランジスタが形成される。
上層トランジスタ、層間絶縁膜５の上には例えば５ｉ０
２からなる絶縁膜８が堆積されている。
２からなる絶縁膜８が堆積されている。
次に、下層トランジスタのソース・ドレイン拡散層３と
上層トランジスタのソース・ドレイン半導体層６とを接
続する場合を例にして、層間のトランジスタの接続に関
する説明を行なう。
上層トランジスタのソース・ドレイン半導体層６とを接
続する場合を例にして、層間のトランジスタの接続に関
する説明を行なう。
上層トランジスタの形成と前後して、層間絶縁膜５にソ
ース・ドレイン拡散層３へ達するコンタクトホールを設
け、選択気相成長によりタングステン１０をこのコンタ
クトホールに埋設し、下層アルミ配線であるところのア
ルミニウム１１のパターンを層間絶縁膜５上に形成する
。続いて、絶縁膜８を堆積した後、これに、アルミニウ
ム１１に達するコンタクトホールとソース・ドレイン半
導体層６に達するコンタクトホールとを設け、上層アル
ミ配線であるところのアルミニウム１２を形成すること
により、下層トランジスタのソース・ドレイン拡散層３
と上層トランジスタのソース・ドレイン半導体層６との
接続が実現する。
ース・ドレイン拡散層３へ達するコンタクトホールを設
け、選択気相成長によりタングステン１０をこのコンタ
クトホールに埋設し、下層アルミ配線であるところのア
ルミニウム１１のパターンを層間絶縁膜５上に形成する
。続いて、絶縁膜８を堆積した後、これに、アルミニウ
ム１１に達するコンタクトホールとソース・ドレイン半
導体層６に達するコンタクトホールとを設け、上層アル
ミ配線であるところのアルミニウム１２を形成すること
により、下層トランジスタのソース・ドレイン拡散層３
と上層トランジスタのソース・ドレイン半導体層６との
接続が実現する。
第３図に示したように、従来技術ではＳＯ■トランジス
タ積層半導体装置において層間のトランジスタの接続を
得るためには、層間のトランジスタの端子を直接接続す
ることはできず、複数のコンタクトホール、複数の配線
金属層を必要とし、そのために必要な工程が存在し、更
に専用の面積も必要とするため、集積度の向上の妨げと
なっていた。
タ積層半導体装置において層間のトランジスタの接続を
得るためには、層間のトランジスタの端子を直接接続す
ることはできず、複数のコンタクトホール、複数の配線
金属層を必要とし、そのために必要な工程が存在し、更
に専用の面積も必要とするため、集積度の向上の妨げと
なっていた。
本発明のＳＯエトランジスタ積層半導体装置は、選択気
相成長により金属が埋め込まれた１つのコンタクトホー
ルにより、層間のトランジスタの端子を直接接続してい
る。また、このコンタクトホールにおける上層トランジ
スタ端子の貫通部の側壁は、他の貫通部における側壁よ
り後退して形成されている。
相成長により金属が埋め込まれた１つのコンタクトホー
ルにより、層間のトランジスタの端子を直接接続してい
る。また、このコンタクトホールにおける上層トランジ
スタ端子の貫通部の側壁は、他の貫通部における側壁よ
り後退して形成されている。
本発明における上記の形状のコントクトホールの第１の
製造方法は、まずエツチングにより上層トランジスタ上
部の絶縁膜に貫通部を形成し、続いて等方性のドライエ
ツチングにより上層トランジスタの端子の部分に貫通部
を形成し、更に異方性のドライエツチングより上層トラ
ンジスタと下層タリンジスタとの間の層間絶縁膜に貫通
部を形成する方法である。
製造方法は、まずエツチングにより上層トランジスタ上
部の絶縁膜に貫通部を形成し、続いて等方性のドライエ
ツチングにより上層トランジスタの端子の部分に貫通部
を形成し、更に異方性のドライエツチングより上層トラ
ンジスタと下層タリンジスタとの間の層間絶縁膜に貫通
部を形成する方法である。
本発明における上記の形状のコントクトホールの第２の
製造方法は、異方的なドライエツチングにより上層トラ
ンジスタ上部の絶縁膜、上層トランジスタの端子の部分
、上層トランジスタと下層トランジスタとの間の層間絶
縁膜を同一の径で貫く貫通部を形成し、上層トランジス
タの端子の部分の貫通部に金属を選択気相成長させ、こ
の成長金属をエツチング除去するともに、上層トランジ
スタの端子の部分の貫通部をエツチングことにより上層
トランジスタの端子の部分の貫通部の側壁を後退させ、
本発明のコンタクトホールの形状を形成する方法である
。
製造方法は、異方的なドライエツチングにより上層トラ
ンジスタ上部の絶縁膜、上層トランジスタの端子の部分
、上層トランジスタと下層トランジスタとの間の層間絶
縁膜を同一の径で貫く貫通部を形成し、上層トランジス
タの端子の部分の貫通部に金属を選択気相成長させ、こ
の成長金属をエツチング除去するともに、上層トランジ
スタの端子の部分の貫通部をエツチングことにより上層
トランジスタの端子の部分の貫通部の側壁を後退させ、
本発明のコンタクトホールの形状を形成する方法である
。
本発明においては、上層トランジスタの端子と下層トラ
ンジスタの端子とを１つのコンタクトホールにより接続
する。このことにより、配線に要する面積を減らすこと
ができる。また、上層トランジスタの端子におけるコン
タクトホールの貫通部の側壁が後退していることから、
上層トランジスタの端子とコンタクトホールに埋設され
た金属との接触面積が広くなり、この部分におけるコン
タクト抵抗を低くすることができる。
ンジスタの端子とを１つのコンタクトホールにより接続
する。このことにより、配線に要する面積を減らすこと
ができる。また、上層トランジスタの端子におけるコン
タクトホールの貫通部の側壁が後退していることから、
上層トランジスタの端子とコンタクトホールに埋設され
た金属との接触面積が広くなり、この部分におけるコン
タクト抵抗を低くすることができる。
次に本発明について図′面を参照して説明する。
第１図（ａ）〜（ｄ）は本発明の第１の実施例を説明す
るための工程順の断面図である本実施例では、上層トラ
ンジスタのソース・ドレイン半導体層と下層トランジス
タのソース・ドレイン拡散層とを接続させる場合を例に
して説明する。
るための工程順の断面図である本実施例では、上層トラ
ンジスタのソース・ドレイン半導体層と下層トランジス
タのソース・ドレイン拡散層とを接続させる場合を例に
して説明する。
まず、フィールド酸化膜２により素子分離領域が規定さ
れたシリコン基板１上に、ゲート絶縁膜ソース・ドレイ
ン拡散層３ａ、その一部がフィールド酸化膜２上に延在
するゲート電極４からなる下層トランジスタを形成する
。次に、シリコン基板１の全面に例えばＳ ｉ ０２か
らなる層間絶縁膜５を堆積する。この上に形成したシリ
コン半導体層に、ゲート絶縁膜、ソース・ドレイン半導
体層６．その一部が層間絶縁膜５上に延在する多結晶シ
リコンからなるゲート電極７からなるＳＯＩ構造の上層
トランジスタを形成する。更に、上層トランジスタ、層
間絶縁膜５の上に、例えば５ｉ０２からなる絶縁膜８ａ
を０．１〜０．５μｍ堆積する〔第１図（ａ）〕。
れたシリコン基板１上に、ゲート絶縁膜ソース・ドレイ
ン拡散層３ａ、その一部がフィールド酸化膜２上に延在
するゲート電極４からなる下層トランジスタを形成する
。次に、シリコン基板１の全面に例えばＳ ｉ ０２か
らなる層間絶縁膜５を堆積する。この上に形成したシリ
コン半導体層に、ゲート絶縁膜、ソース・ドレイン半導
体層６．その一部が層間絶縁膜５上に延在する多結晶シ
リコンからなるゲート電極７からなるＳＯＩ構造の上層
トランジスタを形成する。更に、上層トランジスタ、層
間絶縁膜５の上に、例えば５ｉ０２からなる絶縁膜８ａ
を０．１〜０．５μｍ堆積する〔第１図（ａ）〕。
次に、フォトレジスト膜９をマスクにして異方性ドライ
エツチングにより絶縁膜８ａにコンタクトホールの貫通
部を形成する。更に、６弗化硫黄や３弗化窒素などを用
いた等方性ドライエツチングにより、上層トランジスタ
のソース・ドレイン半導体層６に、絶縁膜８ａのコンタ
クトホールの貫通部の側壁より０．３〜０．８μｍ後退
した側壁を有するコンタクトホールの貫通部を形成する
〔第１図（ｂ）〕。
エツチングにより絶縁膜８ａにコンタクトホールの貫通
部を形成する。更に、６弗化硫黄や３弗化窒素などを用
いた等方性ドライエツチングにより、上層トランジスタ
のソース・ドレイン半導体層６に、絶縁膜８ａのコンタ
クトホールの貫通部の側壁より０．３〜０．８μｍ後退
した側壁を有するコンタクトホールの貫通部を形成する
〔第１図（ｂ）〕。
再び、異方性ドライエツチングを行なうことにより、層
間絶縁膜５のコンタクトホールの貫通部を形成する。そ
の後、フォトレジスト膜９を剥離する。この段階で、最
上層の絶縁膜８ａから下層トランジスタのソース・ドレ
イン拡散層３ａに到るコンタクトホールの形状が出来あ
がる〔第１図（Ｃ〉〕。
間絶縁膜５のコンタクトホールの貫通部を形成する。そ
の後、フォトレジスト膜９を剥離する。この段階で、最
上層の絶縁膜８ａから下層トランジスタのソース・ドレ
イン拡散層３ａに到るコンタクトホールの形状が出来あ
がる〔第１図（Ｃ〉〕。
次に、選択気相成長を用いてコンタクトホール内にタン
グステン１０ａを成長させて埋め込む〔第１図（ｄ）〕
。
グステン１０ａを成長させて埋め込む〔第１図（ｄ）〕
。
上層トランジスタのソース・ドレイン半導体層６に設け
られたコンタクトホールの貫通部におり）ても側壁表面
がシリコンであるためタングステンの選択成長が起る。
られたコンタクトホールの貫通部におり）ても側壁表面
がシリコンであるためタングステンの選択成長が起る。
しかしながら、シラン還元選択タングステンＣＶＤのよ
うに供給律速反応によりタングステン成長が起る場合、
上層トランジスタのソース・ドレイン半導体層６に設け
られた側壁の後退したコンタクトホールの貫通部ではガ
スの回り込みが悪いため、ここでの成長速度はコンタク
トホール底面のソース・ドレイン拡散層３ａ表面におけ
るタングステンの成長速度より小さくなる。
うに供給律速反応によりタングステン成長が起る場合、
上層トランジスタのソース・ドレイン半導体層６に設け
られた側壁の後退したコンタクトホールの貫通部ではガ
スの回り込みが悪いため、ここでの成長速度はコンタク
トホール底面のソース・ドレイン拡散層３ａ表面におけ
るタングステンの成長速度より小さくなる。
このため、上層トランジスタのソース・ドレイン半導体
層６に設けられた貫通部の側壁から成長したタングステ
ンがこの貫通部の後退部分を埋めつくすときには、コン
タクトホール底面から成長してきたタングステンは十分
成長している。従って、このままタングステン成長を継
続しても、上層トランジスタのソース・ドレイン半導体
層６に設けられた貫通部に空洞が残ることはない。
層６に設けられた貫通部の側壁から成長したタングステ
ンがこの貫通部の後退部分を埋めつくすときには、コン
タクトホール底面から成長してきたタングステンは十分
成長している。従って、このままタングステン成長を継
続しても、上層トランジスタのソース・ドレイン半導体
層６に設けられた貫通部に空洞が残ることはない。
第２図（ａ）〜（Ｃ）は本発明の第２の実施例を説明す
るための工程順の断面図である本実施例でも、上層トラ
ンジスタのソース・ドレイン半導体層と下層トランジス
タのソース・ドレイン拡散層とを接続させる場合を例に
して説明する。
るための工程順の断面図である本実施例でも、上層トラ
ンジスタのソース・ドレイン半導体層と下層トランジス
タのソース・ドレイン拡散層とを接続させる場合を例に
して説明する。
まず、第１図（ａ）に示した構造までは第１の実施例と
同様に形成し、続いてフォトレジスト膜（図示せず）を
マスクに用いた異方性ドライエ・ンチングにより、下層
トランジスタのソース・ドレイン拡散層３ａに到るコン
タクトホールを形成する。続いて、フォトレジスト膜の
剥離を行なう〔第２図（ａ）〕。この段階でのコンタク
トホールには、側壁における後退部分は形成されていな
い。
同様に形成し、続いてフォトレジスト膜（図示せず）を
マスクに用いた異方性ドライエ・ンチングにより、下層
トランジスタのソース・ドレイン拡散層３ａに到るコン
タクトホールを形成する。続いて、フォトレジスト膜の
剥離を行なう〔第２図（ａ）〕。この段階でのコンタク
トホールには、側壁における後退部分は形成されていな
い。
次に、選択気相成長によりタングステンを成長すると、
コンタクトホールにおける上層トランジスタのソース・
ドレイン半導体層６の貫通部、および下層トランジスタ
のソース・ドレイン拡散層３ａ表面からなるコンタクト
ホール底面にタングステン１０ｂ、およびタングステン
１０ｃが成長する。タングステン１０ｂの成長が進み上
層トランジスタのソース・ドレイン半導体層６の貫通部
においてコンタクトホールが塞がると、タングステン１
０ｃの成長は停止し、コンタクトホールの層間絶縁膜５
の貫通部に空洞が形成される〔第２図（ｂ）〕。
コンタクトホールにおける上層トランジスタのソース・
ドレイン半導体層６の貫通部、および下層トランジスタ
のソース・ドレイン拡散層３ａ表面からなるコンタクト
ホール底面にタングステン１０ｂ、およびタングステン
１０ｃが成長する。タングステン１０ｂの成長が進み上
層トランジスタのソース・ドレイン半導体層６の貫通部
においてコンタクトホールが塞がると、タングステン１
０ｃの成長は停止し、コンタクトホールの層間絶縁膜５
の貫通部に空洞が形成される〔第２図（ｂ）〕。
続いて、６弗化硫黄や３弗化窒素などを用いて等方性ド
ライエツチングを行なう。このエツチングにより、タン
グステン１０ｂは除去される。
ライエツチングを行なう。このエツチングにより、タン
グステン１０ｂは除去される。
一方、タングステン１０ｃのエツチングは多少進行する
が、その形状の変化は微少である。タングステン１０ｂ
が除去された後、上層トランジスタのソース・ドレイン
半導体層６の露出面のエツチングが進行し、コンタクト
ホールにおける上層トランジスタのソース・ドレイン半
導体層６の貫通部の側壁が後退することになり、コンタ
クトホールの形状は第１の実施例と同様になる〔第２図
（Ｃ）〕。
が、その形状の変化は微少である。タングステン１０ｂ
が除去された後、上層トランジスタのソース・ドレイン
半導体層６の露出面のエツチングが進行し、コンタクト
ホールにおける上層トランジスタのソース・ドレイン半
導体層６の貫通部の側壁が後退することになり、コンタ
クトホールの形状は第１の実施例と同様になる〔第２図
（Ｃ）〕。
なお、ソース・ドレイン半導体層６の露出面がエツチン
グされるとき、タングステン１０ｃの存在によりソース
・ドレイン拡散層３ａはこの工・ンチングから保護され
る。
グされるとき、タングステン１０ｃの存在によりソース
・ドレイン拡散層３ａはこの工・ンチングから保護され
る。
次に、再び選択気相成長によりトングステンを成長する
ことにより、第１の実施例における第１図（ｄ）に示し
た構造を得る。このとき、第１の実施例で示したと同じ
理由で、コンタクトホール内部に空洞が形成されること
はない。
ことにより、第１の実施例における第１図（ｄ）に示し
た構造を得る。このとき、第１の実施例で示したと同じ
理由で、コンタクトホール内部に空洞が形成されること
はない。
なお、第１．第２の実施例では、上層トランジスタのソ
ース・ドレイン半導体層と下層トランジスタのソース・
ドレイン拡散層とを接続させる場合について述べたが、
上層、下層トランジスタの接続端子の組合せはこれに限
定されるものではない。
ース・ドレイン半導体層と下層トランジスタのソース・
ドレイン拡散層とを接続させる場合について述べたが、
上層、下層トランジスタの接続端子の組合せはこれに限
定されるものではない。
また、第１．第２の実施例においては、シリコン半導体
装置について記述したが、ＧａＡｓなどの他の半導体装
置でも良い。更に、選択気相成長金属としてタングステ
ンを用いたが、他の金属。
装置について記述したが、ＧａＡｓなどの他の半導体装
置でも良い。更に、選択気相成長金属としてタングステ
ンを用いたが、他の金属。
合金、または化合物でも構わない。
以上説明したように本発明は、ＳＯＩトランジスタ積層
半導体装置とその製造方法において、上層と下層のトラ
ンジスタの接続配線を１つのコンタクトホール内で行な
えることから、これの実現のために複数のコンタクトホ
ールおよびその形成工程、複数の配線金属層およびその
形成工程を必要としなくなり、接続配線専用のスペース
を最小限に抑えることができるため、集積度の向上が可
能となる。
半導体装置とその製造方法において、上層と下層のトラ
ンジスタの接続配線を１つのコンタクトホール内で行な
えることから、これの実現のために複数のコンタクトホ
ールおよびその形成工程、複数の配線金属層およびその
形成工程を必要としなくなり、接続配線専用のスペース
を最小限に抑えることができるため、集積度の向上が可
能となる。
〜（ｃ）は本発明の第２の実施例を説明するための工程
順の断面図、第３図は従来のＳ○エトランジスタ積層半
導体装置の断面図である。
順の断面図、第３図は従来のＳ○エトランジスタ積層半
導体装置の断面図である。
１・・・シリコン基板、２・・・フィールド酸化膜、３
．３ａ・・・ソース・ドレイン拡散層、４．７・・・ゲ
ート電極、５・・・層間絶縁膜、６・・・ソース・ドレ
イン半導体層、８，８ａ・・・絶縁膜、９・・・フォト
レジスト膜、１０．１０ａ、１０ｂ、 １０ｃｍ タン
グステン、１１．１２・・・アルミニウム。
．３ａ・・・ソース・ドレイン拡散層、４．７・・・ゲ
ート電極、５・・・層間絶縁膜、６・・・ソース・ドレ
イン半導体層、８，８ａ・・・絶縁膜、９・・・フォト
レジスト膜、１０．１０ａ、１０ｂ、 １０ｃｍ タン
グステン、１１．１２・・・アルミニウム。
Claims (1)
- 【特許請求の範囲】 １、フィールド酸化膜により素子分離領域が規定された
半導体基板上にゲート絶縁膜、ソース・ドレイン拡散層
、前記フィールド酸化膜上に延在するゲート電極からな
る下層トランジスタと、層間絶縁膜を介して前記半導体
基板上に形成された半導体層上にゲート絶縁膜、ソース
・ドレイン半導体層、前記層間絶縁膜上に延在するゲー
ト電極からなるＳＯＩ構造の上層トランジスタと、前記
上層トランジスタ上に堆積された絶縁膜とからなるＳＯ
Ｉトランジスタ積層半導体装置において、前記絶縁膜を
貫通し、前記上層トランジスタにおける前記層間絶縁膜
上に延在した部分の前記ゲート電極、あるいは前記ソー
ス・ドレイン半導体層を貫通し、前記層間絶縁膜を貫通
し、前記下層トランジスタにおける前記フィールド酸化
膜上に延在した部分の前記ゲート電極、あるいは前記ソ
ース・ドレイン拡散層に到るコンタクトホールを有し、 前記上層トランジスタの部分における前記コンタクトホ
ールにおいて、他の部分の前記コンタクトホールの側壁
より後退した側壁を有し、 前記上層トランジスタの前記ゲート電極、あるいは前記
ソース・ドレイン半導体層と、前記下層トランジスタの
前記ゲート電極、あるいは前記ソース・ドレイン拡散層
とが、前記コンタクトホールに埋め込まれた金属により
接続された構造を有することを特徴とするＳＯＩトラン
ジスタ積層半導体装置。 ２、請求項１記載のＳＯＩトランジスタ積層半導体装置
において、 フォトレジスト膜による前記コンタクトホールのマスク
パターンを形成する工程と、 前記フォトレジスト膜をマスクに前記絶縁膜のエッチン
グ後、等方性のドライエッチングにより前記上層トラン
ジスタの所定箇所に側壁の後退した貫通部を形成し、異
方性のドライエッチングにより前記層間絶縁膜に貫通部
を設けて前記コンタクトホールを形成する工程と、 選択気相成長法により、前記コンタクトホールに前記金
属を埋め込む工程と、 を有することを特徴とするＳＯＩトランジスタ積層半導
体装置の製造方法。 ３、請求項１記載のＳＯＩトランジスタ積層半導体装置
において、 フォトレジスト膜により前記コンタクトホールのマスク
パターンを形成する工程と、 前記フォトレジスト膜をマスクに用いた異方性のドライ
エッチングにより、前記絶縁膜、前記上層トランジスタ
の所定箇所、および前記層間絶縁膜に、側壁が同一面を
形成する貫通部を有するコンタクトホールを形成する工
程と、 選択気相成長法により、前記コンタクトホールの前記上
層トランジスタにおける前記側壁に前記金属を堆積させ
る工程と、 前記コンタクトホールの前記上層トランジスタにおける
前記側壁に堆積された前記金属を、等方的なドライエッ
チングにより除去し、上層トランジスタにおける前記側
壁をエッチングし、前記上層トランジスタにおける前記
側壁を後退させる工程と、 選択気相成長法により、前記コンタクトホールに前記金
属を埋め込む工程と、 を有することを特徴とするＳＯＩトランジスタ積層半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2103810A JP2616134B2 (ja) | 1990-04-19 | 1990-04-19 | Ｓｏｉトランジスタ積層半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2103810A JP2616134B2 (ja) | 1990-04-19 | 1990-04-19 | Ｓｏｉトランジスタ積層半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH043455A true JPH043455A (ja) | 1992-01-08 |
| JP2616134B2 JP2616134B2 (ja) | 1997-06-04 |
Family
ID=14363759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2103810A Expired - Lifetime JP2616134B2 (ja) | 1990-04-19 | 1990-04-19 | Ｓｏｉトランジスタ積層半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2616134B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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