JPS5898943A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5898943A JPS5898943A JP56197848A JP19784881A JPS5898943A JP S5898943 A JPS5898943 A JP S5898943A JP 56197848 A JP56197848 A JP 56197848A JP 19784881 A JP19784881 A JP 19784881A JP S5898943 A JPS5898943 A JP S5898943A
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- Local Oxidation Of Silicon (AREA)
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特に複数の半導
体素子を集積形成した集積回路の系子関分離方法に関す
る。
体素子を集積形成した集積回路の系子関分離方法に関す
る。
従来、集積回路の素子間分離法にはＰｈ接合分離や誘電
体分離などがあるが、いずれの方法でも分離に要する面
積が集積Ｍ友に大きくｆｋ／４１１するので、分離に喪
する面積を小さくする試みが多くなされている。
体分離などがあるが、いずれの方法でも分離に要する面
積が集積Ｍ友に大きくｆｋ／４１１するので、分離に喪
する面積を小さくする試みが多くなされている。
第１図は従来の素子分離層の一例の断面図であるＯ
シリコン基板１１にチャンネルストッパ領域１７を設け
、表面に薄い二酸化珪素８１１２、窒化珪素膜１３を設
けた後、熱酸化して８１０８分離層１８を選択形成する
。この方法で形成したｓｉｏ、分離層１８の端部は窒化
珪素膜１３の端部を持上げ、鳥のくちばし状になって素
子領域へ侵入してくる。
、表面に薄い二酸化珪素８１１２、窒化珪素膜１３を設
けた後、熱酸化して８１０８分離層１８を選択形成する
。この方法で形成したｓｉｏ、分離層１８の端部は窒化
珪素膜１３の端部を持上げ、鳥のくちばし状になって素
子領域へ侵入してくる。
この侵入分だけ分離に要する面積が大きくなるので集積
密度を低下させるという欠点がおる。
密度を低下させるという欠点がおる。
第２図＋ａ）〜（ｃ）は従来の素子分離層の形成方法の
一例を説明する丸めの工程断面図である。
一例を説明する丸めの工程断面図である。
まず、第２図（（転）に示すように、シリコン基板２１
０上に選択的に窒化珪素膜２３を形成した後、ホトレジ
スト２４を形成する。
０上に選択的に窒化珪素膜２３を形成した後、ホトレジ
スト２４を形成する。
次に、第２図（ｂ）に示すように、ホトレジスト２４を
耐エツチングマスクとし、反応性スパッタエツチング等
を用いて窒化珪素膜２３およびシリコン基板２１をエツ
チングして、溝２５を形成する。
耐エツチングマスクとし、反応性スパッタエツチング等
を用いて窒化珪素膜２３およびシリコン基板２１をエツ
チングして、溝２５を形成する。
次に１第２図（ＣＪに示すように、素子領域を覆つ九鼠
化珪素膜２３′を耐酸化マスクとして熱酸化を行ない、
溝部２５および非素子領域に二酸化珪素Ｊ［２８を形成
して素子分離を形成する。
化珪素膜２３′を耐酸化マスクとして熱酸化を行ない、
溝部２５および非素子領域に二酸化珪素Ｊ［２８を形成
して素子分離を形成する。
しかしながら、この方法による素子分離は、溝部を熱酸
化膜により完全に埋めてしまうということから、素子分
離幅は必ずｉスク寸法の倍にな夛、又溝幅に対して成長
する二酸化珪素膜の膜厚の制御性が難しいという欠点が
ある。例えは溝幅に対して薄く二酸化珪素膜を形成した
時、溝部に形成した二酸化珪素膜は完全に擲を埋めず牌
の中央部に二酸化珪素膜の溝が出来る。この二酸化珪素
膜の溝を残したｔま、通常の製造方法でｎチャンネルシ
リコンゲートＭＯＢ型トツンジスタを形成した場合、ポ
リシリコンゲートを形成する丸めにクエハー表面にポリ
シリコンを形成すると、二酸化珪素膜による溝部にポリ
シリコンが埋まってしまう。そして通常のポリシリコン
ゲート加工のエツチングでは、この溝部に埋まったポリ
シリコンを除去することは難しい。このようなポリシリ
コンが溝部に埋まりたままの状態では、＃Ｉ＃部を横切
って並行に走っているポリシリコン間でリークの起こる
原因となシやすい。一方、溝部に厚い二酸化珪素膜を形
成して、溝部を完全に二酸化珪素膜で埋めた場合、二酸
化珪素膜Ｏ体積膨張によシ溝部周囲のシリコン基板に応
力がかかり、この結果欠陥が生じ素子間のリーク電流が
増加する。このようなことから溝部に形成する二酸化珪
素膜は、溝幅に対して精度をもって形成される必要があ
るがこの＃１幅の制御性は難しい。っまシ、溝幅はホト
レジス）Ｋよるパターニングや、次のエッチング工程罠
よ）ある程度のばらつきをもつからである。
化膜により完全に埋めてしまうということから、素子分
離幅は必ずｉスク寸法の倍にな夛、又溝幅に対して成長
する二酸化珪素膜の膜厚の制御性が難しいという欠点が
ある。例えは溝幅に対して薄く二酸化珪素膜を形成した
時、溝部に形成した二酸化珪素膜は完全に擲を埋めず牌
の中央部に二酸化珪素膜の溝が出来る。この二酸化珪素
膜の溝を残したｔま、通常の製造方法でｎチャンネルシ
リコンゲートＭＯＢ型トツンジスタを形成した場合、ポ
リシリコンゲートを形成する丸めにクエハー表面にポリ
シリコンを形成すると、二酸化珪素膜による溝部にポリ
シリコンが埋まってしまう。そして通常のポリシリコン
ゲート加工のエツチングでは、この溝部に埋まったポリ
シリコンを除去することは難しい。このようなポリシリ
コンが溝部に埋まりたままの状態では、＃Ｉ＃部を横切
って並行に走っているポリシリコン間でリークの起こる
原因となシやすい。一方、溝部に厚い二酸化珪素膜を形
成して、溝部を完全に二酸化珪素膜で埋めた場合、二酸
化珪素膜Ｏ体積膨張によシ溝部周囲のシリコン基板に応
力がかかり、この結果欠陥が生じ素子間のリーク電流が
増加する。このようなことから溝部に形成する二酸化珪
素膜は、溝幅に対して精度をもって形成される必要があ
るがこの＃１幅の制御性は難しい。っまシ、溝幅はホト
レジス）Ｋよるパターニングや、次のエッチング工程罠
よ）ある程度のばらつきをもつからである。
さらに、溝部に二酸化珪素膜を完全に埋めた場合でも溝
の底部において形成される二酸化珪素膜の体積膨張の結
果、シリコン基板に応力を与えることは避けきれない。
の底部において形成される二酸化珪素膜の体積膨張の結
果、シリコン基板に応力を与えることは避けきれない。
そして特に溝の底部の角における応力は大きくなる。こ
のような応力によって生じた欠陥は、素子の信頼性にお
いて大きな問題となる。
のような応力によって生じた欠陥は、素子の信頼性にお
いて大きな問題となる。
第３図（ａ）〜Ｇ）は従来の素子分離層の形成方法の他
の例を説明するための工程断拘図である。
の例を説明するための工程断拘図である。
まず、第３図＜ａ＋に示すように、（１００）面のシリ
コン基板３１上に熱酸化法によシニ緻化珪素展３２管形
成し、さらにその上ＫＣＶＤ （Ｃｈｅｍｌ ｃａ Ｉ
Ｖａｐｏｒ Ｄｅｐｏｓｌｔｉｏｎ）法によりｇ化珪素
膜３３を形成する。
コン基板３１上に熱酸化法によシニ緻化珪素展３２管形
成し、さらにその上ＫＣＶＤ （Ｃｈｅｍｌ ｃａ Ｉ
Ｖａｐｏｒ Ｄｅｐｏｓｌｔｉｏｎ）法によりｇ化珪素
膜３３を形成する。
次に、第３図（ｂｌに示すように、素子領域部をホトレ
ジスト３４で覆った後、ホトレジスト３４を耐エツチン
グマスクとして、窒化珪素ｇ４３３および二酸化珪素膜
３２をエツチング除去し素子分離領域を篇出させる。
ジスト３４で覆った後、ホトレジスト３４を耐エツチン
グマスクとして、窒化珪素ｇ４３３および二酸化珪素膜
３２をエツチング除去し素子分離領域を篇出させる。
次に、第３図（ａに示すように、ホトレジスト３４を除
去した後、素子領域部を覆った二酸化珪素膜３２および
窒化珪素膜を耐エツチングマスクとして水酸化カリウム
郷の異方性エッチャントで（１００）面のシリコン基板
をエツチングしてＶ字型の溝を形成する。
去した後、素子領域部を覆った二酸化珪素膜３２および
窒化珪素膜を耐エツチングマスクとして水酸化カリウム
郷の異方性エッチャントで（１００）面のシリコン基板
をエツチングしてＶ字型の溝を形成する。
次に、第３図（ｄＪに示すように、窒化珪素膜３４を耐
酸化マスクとして熱酸化を行ない、シリコン基板のｖ字
型露出表面に二酸化珪素膜３６を形成する。
酸化マスクとして熱酸化を行ない、シリコン基板のｖ字
型露出表面に二酸化珪素膜３６を形成する。
次に、第３図（ｅ）に示すように、ＣＶＤ法によシウェ
ハー全面に多結晶シリコン３８を成長させ、擲を埋める
。
ハー全面に多結晶シリコン３８を成長させ、擲を埋める
。
次に、第３図（ｆｌに示すように、電化珪素１ｘ３３を
耐エツチングマスクとして多結晶シリコン３８をシリコ
ン基板表面までエツチング除去する。
耐エツチングマスクとして多結晶シリコン３８をシリコ
ン基板表面までエツチング除去する。
次に、第３図（至）に示すように、窒化珪素膜３３を耐
酸化マスクとして無敵化法によ〕前記多結晶シリコン上
に二酸化珪素膜３９を形成する。
酸化マスクとして無敵化法によ〕前記多結晶シリコン上
に二酸化珪素膜３９を形成する。
しかしながら、この従来の素子分離方法は、■字型溝に
埋めたポリシリコン上に厚い酸化膜を形成する必要上か
ら電化珪素膜を耐酸化マスクとして熱酸化を行なってお
シ、このため二酸化珪素膜の素子領域へのしみ込みが大
きくなシ、このしみ込み分をマスク寸法に見込まねばな
らないという欠点を有している。これ拡前述したように
集積密度の向上に対して大きな問題となる。今従来例と
してＶ字型溝にポリシリコンを埋めたものを上げたが、
Ｕ字型溝を用いた同様な素子分離法においても−じ欠点
を有している。
埋めたポリシリコン上に厚い酸化膜を形成する必要上か
ら電化珪素膜を耐酸化マスクとして熱酸化を行なってお
シ、このため二酸化珪素膜の素子領域へのしみ込みが大
きくなシ、このしみ込み分をマスク寸法に見込まねばな
らないという欠点を有している。これ拡前述したように
集積密度の向上に対して大きな問題となる。今従来例と
してＶ字型溝にポリシリコンを埋めたものを上げたが、
Ｕ字型溝を用いた同様な素子分離法においても−じ欠点
を有している。
本発明は上記欠点を除去し、素子間分離用のスペースと
マスク寸法からのパターン変換差を非常に小さくしかつ
シリコン基板に応力を与えず平坦で信頼性の高い高集積
化に適した素子間分離層を形成できる半導体装置の製造
方法を提供するものである０ 本発明の半導体装置の製造方法は、シリコン結晶基板表
面に二酸化珪素膜を形成し、その上に窒化珪素膜を形成
する工程と、前記窒化珪１ｇ膜上に素子領域形状を有す
るホトレジストを形成する工程と、前記ホトレジストを
耐エツチングマスクとして前記二酸化珪素膜と窒化珪３
１ｃ膜を選択除去しさらに前記シリコン結晶基板を除去
して溝を形成する工程と、前記窒化珪素膜を耐酸化マス
クとして前記溝部に二酸化珪素膜を形成する工程と、前
記窒化珪素膜を耐イオン注入マスクとして溝部にチャン
ネルストッパとして不純物をイオン注入する工程と、前
記窒化珪素膜上および溝部に多結晶シリコンを成長させ
前記溝部を埋める工程と、素子領域上にある前記窒化珪
素膜を耐エツチングマスクとして前記多結晶シリコンを
シリコン結晶基板表面下までエツチング除去する工程と
、前記窒化珪素膜上および溝部に二酸化珪素膜を形成し
て前記溝部を埋める工程と、ホトレジストにょル前記素
子領域全面を覆う工程と、前記ホトレジストを前記二酸
化珪素膜界面下まで除去する工程と、前記溝部に残留し
ているホトレジストおよび前記素子領域を覆っている窒
化珪素膜を耐エツチングマスクとして前記二酸化珪素膜
をシリコン基板表面までエツチング除去する工程とを含
んで構成される。
マスク寸法からのパターン変換差を非常に小さくしかつ
シリコン基板に応力を与えず平坦で信頼性の高い高集積
化に適した素子間分離層を形成できる半導体装置の製造
方法を提供するものである０ 本発明の半導体装置の製造方法は、シリコン結晶基板表
面に二酸化珪素膜を形成し、その上に窒化珪素膜を形成
する工程と、前記窒化珪１ｇ膜上に素子領域形状を有す
るホトレジストを形成する工程と、前記ホトレジストを
耐エツチングマスクとして前記二酸化珪素膜と窒化珪３
１ｃ膜を選択除去しさらに前記シリコン結晶基板を除去
して溝を形成する工程と、前記窒化珪素膜を耐酸化マス
クとして前記溝部に二酸化珪素膜を形成する工程と、前
記窒化珪素膜を耐イオン注入マスクとして溝部にチャン
ネルストッパとして不純物をイオン注入する工程と、前
記窒化珪素膜上および溝部に多結晶シリコンを成長させ
前記溝部を埋める工程と、素子領域上にある前記窒化珪
素膜を耐エツチングマスクとして前記多結晶シリコンを
シリコン結晶基板表面下までエツチング除去する工程と
、前記窒化珪素膜上および溝部に二酸化珪素膜を形成し
て前記溝部を埋める工程と、ホトレジストにょル前記素
子領域全面を覆う工程と、前記ホトレジストを前記二酸
化珪素膜界面下まで除去する工程と、前記溝部に残留し
ているホトレジストおよび前記素子領域を覆っている窒
化珪素膜を耐エツチングマスクとして前記二酸化珪素膜
をシリコン基板表面までエツチング除去する工程とを含
んで構成される。
次に、本発明の実施例について図面を用いて説明する。
第４図（（転）〜（ｊ）は本発明の一実施例を説明する
ための１根断面図である。
ための１根断面図である。
まず、第４図（ａ） Ｋ示すように、Ｐ型シリコン基板
４１の表面に熱醒化法によシ二酸化珪素膜４２を形成し
、その上に窒化珪素膜４３を形成し、さらに前記窒化珪
素膜４３上に素子領域形状を有するホトレジスト４４を
形成する。
４１の表面に熱醒化法によシ二酸化珪素膜４２を形成し
、その上に窒化珪素膜４３を形成し、さらに前記窒化珪
素膜４３上に素子領域形状を有するホトレジスト４４を
形成する。
次に、第４図（ｂｌに示すように、ホトレジスト４４を
耐エツチングマスクとして、非素子領域部における窒化
珪素膜４３、二酸化珪素膜４２、シリコン基板４１をエ
ツチングして、深さ１μｍ以上の深い溝４５を形成する
。エツチング方法は、例えば電化珪素膜、二酸化珪素膜
をエツチングする時はＣＦ、を含むガスを用い、シリコ
ン基板をエツチングする場合はＣＣ１，Ｆを含むガスを
用いた反応性スパッタが適当である。
耐エツチングマスクとして、非素子領域部における窒化
珪素膜４３、二酸化珪素膜４２、シリコン基板４１をエ
ツチングして、深さ１μｍ以上の深い溝４５を形成する
。エツチング方法は、例えば電化珪素膜、二酸化珪素膜
をエツチングする時はＣＦ、を含むガスを用い、シリコ
ン基板をエツチングする場合はＣＣ１，Ｆを含むガスを
用いた反応性スパッタが適当である。
次に、第４図（Ｃ）に示すように、熱酸化法によシ溝４
５の表面に二酸化珪Ｘ膜４６形成し、次に素子領域表面
を榎っている窒化珪素膜４３′を耐イオン注入のマスク
として非素子領域である溝４５の底部に例えばホウ累を
注入してチャンネルストッパ領域４７を形成する。
５の表面に二酸化珪Ｘ膜４６形成し、次に素子領域表面
を榎っている窒化珪素膜４３′を耐イオン注入のマスク
として非素子領域である溝４５の底部に例えばホウ累を
注入してチャンネルストッパ領域４７を形成する。
次に、第４図（ｄｌに示すように、ＣＶＤ法により多結
晶シリコン４８をウェハー全体に成長させ溝部を完全に
埋める。
晶シリコン４８をウェハー全体に成長させ溝部を完全に
埋める。
次に、第４図（６）に示すように、窒化珪素１！１４３
’と二酸化珪素＃［４６を耐エツチングマスクとじて多
結晶シリコン４８をシリコン基板表面下までエツチング
除去する。多結晶シリコンのエツチングはシリコン基板
の表面よ）１μｍ以内で止めるのが適当である。
’と二酸化珪素＃［４６を耐エツチングマスクとじて多
結晶シリコン４８をシリコン基板表面下までエツチング
除去する。多結晶シリコンのエツチングはシリコン基板
の表面よ）１μｍ以内で止めるのが適当である。
次に、第４図（ｆｌに示すように、プラズマＣＶＤ法に
よ）二酸化珪素膜４９をクエハー表面全体に成長させる
。仁の時の二酸化珪素膜の厚さは溝における二酸化珪素
膜の界面がシリコン基板の表面付近にくるように設定す
る。
よ）二酸化珪素膜４９をクエハー表面全体に成長させる
。仁の時の二酸化珪素膜の厚さは溝における二酸化珪素
膜の界面がシリコン基板の表面付近にくるように設定す
る。
次に、第４図（１）に示すように、クエハー表面全体に
ホトレジスト５０を形成する。
ホトレジスト５０を形成する。
次に、第４図（ｈ）に示すように、ホトレジスト５゜を
エツチングしてゆき、溝部の上にだけホトレジス）５０
’を残す。ホトレジストのエツチング方法は、例えば敵
素を用いたプラズマエッチ又反応性スパッタエッチが適
当である。
エツチングしてゆき、溝部の上にだけホトレジス）５０
’を残す。ホトレジストのエツチング方法は、例えば敵
素を用いたプラズマエッチ又反応性スパッタエッチが適
当である。
次に、第４図（１）に示すように、ホトレジスト５０′
および電化珪素膜４３′を耐エツチングマスクとして素
子領域上にある二酸化珪素膜をシリコン基板表面までエ
ツチング除去する。
および電化珪素膜４３′を耐エツチングマスクとして素
子領域上にある二酸化珪素膜をシリコン基板表面までエ
ツチング除去する。
次に、第４図Ｎ）に示すように、ホトレジスト５σ窒化
珪素＄４３’および二酸化珪素膜をそれぞれ除去し、素
子分離層を完成させる。
珪素＄４３’および二酸化珪素膜をそれぞれ除去し、素
子分離層を完成させる。
次に、本発明を適用した絶縁ゲート電界効果トランジス
タの製造方法について説明する。
タの製造方法について説明する。
第５図（１）〜（Ｃ）は本発明を適用し九絶縁ゲート電
界効果トランジスタの製造方法を説明するための工程断
面図である。使用する半導体基板には第４図（ｊ）に示
す素子分離層が既に形成されているものとする。
界効果トランジスタの製造方法を説明するための工程断
面図である。使用する半導体基板には第４図（ｊ）に示
す素子分離層が既に形成されているものとする。
まず、第５図（（転）に示すように、熱酸化法によシゲ
ート酸化膜５１を素子領域に形成し九彼、ポリシリコン
からなるゲート電極５２を形成する。
ート酸化膜５１を素子領域に形成し九彼、ポリシリコン
からなるゲート電極５２を形成する。
次に、第５図（粉に示すように、ゲート電極５２を耐イ
オン注入のマスクとして砒素または燐をイオン注入し、
ソース・ドレイン領域５３．５３’を形成する。
オン注入のマスクとして砒素または燐をイオン注入し、
ソース・ドレイン領域５３．５３’を形成する。
次に、第５図（Ｃ）に示すように、熱酸化法によルゲー
ト電極の周〕に二酸化珪素ｊｌ１５４を形成し、さらに
ＣＶＤ法によシ二酸化珪累膜５５形成しこれに導通孔を
あけ、次にアルミニウムなどからなる導体配線５６を形
成する。これにより本発明を適用した絶縁ゲート電界効
果トランジスタが得られる〇 上記本発明の適用例１１ｎチヤンネル絶縁ゲート電界効
果トランジスタの場合であるが、本発明祉相補型電界効
果トランジスタおよびパイボー２トランジスタの素子分
離に適用できることはＩ！ｒ５までもない。
ト電極の周〕に二酸化珪素ｊｌ１５４を形成し、さらに
ＣＶＤ法によシ二酸化珪累膜５５形成しこれに導通孔を
あけ、次にアルミニウムなどからなる導体配線５６を形
成する。これにより本発明を適用した絶縁ゲート電界効
果トランジスタが得られる〇 上記本発明の適用例１１ｎチヤンネル絶縁ゲート電界効
果トランジスタの場合であるが、本発明祉相補型電界効
果トランジスタおよびパイボー２トランジスタの素子分
離に適用できることはＩ！ｒ５までもない。
以上詳細に説明したように、本発明によれば、素子間分
離用のスペースを小さくしかつマスク寸法からのパター
ン変換差も非常に小さく抑えられさらにシリコン基板に
応用を与えず平坦で信頼性の高い高集積化に適した半導
体装置が容易に得られる０
離用のスペースを小さくしかつマスク寸法からのパター
ン変換差も非常に小さく抑えられさらにシリコン基板に
応用を与えず平坦で信頼性の高い高集積化に適した半導
体装置が容易に得られる０
第１囚は従来の素子分離層の一例の断面図、第２図（ａ
）〜（Ｃ）１−ｉ：従来の素子分離層の形成方法の一例
を説明するための工程断面図、第３図（ａ）〜蓼）は従
来の素子分離層の形成方法の他の例を説明するための工
程断面図、第４図（（転）〜（Ｊ）は本発明の一実施例
を説明するための工程断面図、＃！５図（（転）〜（Ｃ
Ｊは本発明を適用した絶縁ゲート電界効果トランジスタ
の製造方法を説明する丸めの工程断面図である。 １１．２１．３１．４１・・・・・・シリコン基板、１
２．３２゜４２・・・・・・二酸化珪素膜、２３ 、２
３’、 ３３ 、４３ 、４３’・・・・・・電化珪素
膜、２４．３４．４４・・・・・・ホトレジスト、２５
．３５．４５・・・・・・溝部、３６．４６・・・・・
・二酸化珪素膜、１７．４７・・・・・・チャンネルス
トッパ領域、１８゜２８・・・・・・Ｓ１偽分離層、３
８ 、３８’、 ４８ 、４８’・・・・・・多結晶シ
リコン、３９．４９．４９’・・・・・・二酸化珪素膜
、５０．５０’・・・・・・ホトレジスト、５１・・・
・・・ゲート酸化膜、５２・・・・・・ゲート電極、５
３．５３’・・・・・・ソース・ドレイン領域、５４・
・・・・・二酸化珪素膜、５５・・・・・・ＣＶＤ法に
よる二酸化珪素膜、５６・・・・・・導体配線。 第５図
）〜（Ｃ）１−ｉ：従来の素子分離層の形成方法の一例
を説明するための工程断面図、第３図（ａ）〜蓼）は従
来の素子分離層の形成方法の他の例を説明するための工
程断面図、第４図（（転）〜（Ｊ）は本発明の一実施例
を説明するための工程断面図、＃！５図（（転）〜（Ｃ
Ｊは本発明を適用した絶縁ゲート電界効果トランジスタ
の製造方法を説明する丸めの工程断面図である。 １１．２１．３１．４１・・・・・・シリコン基板、１
２．３２゜４２・・・・・・二酸化珪素膜、２３ 、２
３’、 ３３ 、４３ 、４３’・・・・・・電化珪素
膜、２４．３４．４４・・・・・・ホトレジスト、２５
．３５．４５・・・・・・溝部、３６．４６・・・・・
・二酸化珪素膜、１７．４７・・・・・・チャンネルス
トッパ領域、１８゜２８・・・・・・Ｓ１偽分離層、３
８ 、３８’、 ４８ 、４８’・・・・・・多結晶シ
リコン、３９．４９．４９’・・・・・・二酸化珪素膜
、５０．５０’・・・・・・ホトレジスト、５１・・・
・・・ゲート酸化膜、５２・・・・・・ゲート電極、５
３．５３’・・・・・・ソース・ドレイン領域、５４・
・・・・・二酸化珪素膜、５５・・・・・・ＣＶＤ法に
よる二酸化珪素膜、５６・・・・・・導体配線。 第５図
Claims (1)
- シリコン結晶基板表面に二酸化珪素膜を形成し、その上
に電化珪素膜を形成する工程と、前記電化珪Ｘｇ上に素
子領域形状を有するホトレジストを形成する工程と、前
記ホトレジストを耐エツチングマスクとして前記二酸化
珪素膜と電化珪素膜を選択除去しさらに前記シリコン結
晶基板を除去して陶を形成する工程と、前記電化珪素膜
を耐酸化マスクとして前記溝部に二酸化珪素膜を形成す
る工程と、前記電化珪素膜を耐イオン注入マスクとして
溝部にチャンネルストッパとして不純物をイオン注入す
る工程と、前記電化珪素膜上および溝部に多結晶シリコ
ンを成長させ前記溝部を埋める工程と、素子領域上にあ
る前記輩化珪素膜を耐エツチングマスクとして前記多結
晶シリコンをシリコン結晶基板表面下までエツチング除
去する工程と、前記輩化珪素膜上および溝部に二酸化珪
素膜を形成し前記溝部を埋める工程と、ホトレジストに
よシ素子全面を被う工程と、前記ホトレジストを前記二
酸化珪素膜界面下まで除去する工程と、前記溝部に残留
しているホトレジストおよび前記素子領域を被っている
電化珪素膜を耐エツチングマスクとして前記二酸化珪素
膜をシリコン基板表面までエツチング除去する工程とを
含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56197848A JPS5898943A (ja) | 1981-12-09 | 1981-12-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56197848A JPS5898943A (ja) | 1981-12-09 | 1981-12-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5898943A true JPS5898943A (ja) | 1983-06-13 |
Family
ID=16381340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56197848A Pending JPS5898943A (ja) | 1981-12-09 | 1981-12-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5898943A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5961045A (ja) * | 1982-09-29 | 1984-04-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS609138A (ja) * | 1983-02-25 | 1985-01-18 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6113643A (ja) * | 1984-06-25 | 1986-01-21 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | アイソレーション構造の形成方法 |
| US4835115A (en) * | 1987-12-07 | 1989-05-30 | Texas Instruments Incorporated | Method for forming oxide-capped trench isolation |
| US4876217A (en) * | 1988-03-24 | 1989-10-24 | Motorola Inc. | Method of forming semiconductor structure isolation regions |
| US5106777A (en) * | 1989-09-27 | 1992-04-21 | Texas Instruments Incorporated | Trench isolation process with reduced topography |
| JP2001148418A (ja) * | 1999-11-19 | 2001-05-29 | Mitsubishi Electric Corp | 半導体装置 |
| JP2014236014A (ja) * | 2013-05-30 | 2014-12-15 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
| US10622443B2 (en) | 2013-05-30 | 2020-04-14 | Rohm Co., Ltd. | Semiconductor device with different material layers in element separation portion trench and method for manufacturing semiconductor device |
-
1981
- 1981-12-09 JP JP56197848A patent/JPS5898943A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5961045A (ja) * | 1982-09-29 | 1984-04-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS609138A (ja) * | 1983-02-25 | 1985-01-18 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6113643A (ja) * | 1984-06-25 | 1986-01-21 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | アイソレーション構造の形成方法 |
| US4835115A (en) * | 1987-12-07 | 1989-05-30 | Texas Instruments Incorporated | Method for forming oxide-capped trench isolation |
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| JP2001148418A (ja) * | 1999-11-19 | 2001-05-29 | Mitsubishi Electric Corp | 半導体装置 |
| JP2014236014A (ja) * | 2013-05-30 | 2014-12-15 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
| US10622443B2 (en) | 2013-05-30 | 2020-04-14 | Rohm Co., Ltd. | Semiconductor device with different material layers in element separation portion trench and method for manufacturing semiconductor device |
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