JPH04345966A - 記録制御装置 - Google Patents
記録制御装置Info
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- JPH04345966A JPH04345966A JP14688791A JP14688791A JPH04345966A JP H04345966 A JPH04345966 A JP H04345966A JP 14688791 A JP14688791 A JP 14688791A JP 14688791 A JP14688791 A JP 14688791A JP H04345966 A JPH04345966 A JP H04345966A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、例えばデジタルオーデ
ィオ信号等のデジタル信号の記録制御装置に関する。
ィオ信号等のデジタル信号の記録制御装置に関する。
【０００２】
【従来の技術】従来、デジタルオーディオ信号の記録お
よび再生を行う例えばデジタルオーディオテープレコー
ダ（以下、ＤＡＴと略称）等のデジタルオーディオ機器
を２つ設け、両者をデジタル入出力端子とケーブルを介
して接続し、一方を再生状態にするとともに他方を記録
状態にし、両者間でデジタルオーディオ信号を転送して
、デジタルコピーを行っている。
よび再生を行う例えばデジタルオーディオテープレコー
ダ（以下、ＤＡＴと略称）等のデジタルオーディオ機器
を２つ設け、両者をデジタル入出力端子とケーブルを介
して接続し、一方を再生状態にするとともに他方を記録
状態にし、両者間でデジタルオーディオ信号を転送して
、デジタルコピーを行っている。
【０００３】
【発明が解決しようとする課題】上記従来方法において
は、一方を再生状態にするのと他方に記録状態にするの
が同時に行えないと、再生側から出力されたデジタル信
号が冒頭部が記録されなかったために曲の頭が欠けたり
、記録側が動作を開始した後に再生側からのデジタル信
号が記録側に到着したために冒頭部が無信号状態になっ
たりする問題がある。
は、一方を再生状態にするのと他方に記録状態にするの
が同時に行えないと、再生側から出力されたデジタル信
号が冒頭部が記録されなかったために曲の頭が欠けたり
、記録側が動作を開始した後に再生側からのデジタル信
号が記録側に到着したために冒頭部が無信号状態になっ
たりする問題がある。
【０００４】本発明は、このような従来の問題点を解決
すべくなされたもので、再生装置が出力するデジタル信
号を記録装置に記録する際に、記録装置の動作を再生装
置の動作に容易に同期させることができる記録制御装置
を提供することを目的とする。
すべくなされたもので、再生装置が出力するデジタル信
号を記録装置に記録する際に、記録装置の動作を再生装
置の動作に容易に同期させることができる記録制御装置
を提供することを目的とする。
【０００５】
【課題を解決するための手段】請求項１に記載の記録制
御装置は、再生装置が出力するデジタル信号の記録装置
への記録を制御する記録制御装置であって、再生装置が
デジタル信号とともに出力する、デジタル信号が有効か
否かを示す識別信号に応じて、記録装置の動作を再生装
置の動作に同期させる同期制御手段を具備することを特
徴とする。
御装置は、再生装置が出力するデジタル信号の記録装置
への記録を制御する記録制御装置であって、再生装置が
デジタル信号とともに出力する、デジタル信号が有効か
否かを示す識別信号に応じて、記録装置の動作を再生装
置の動作に同期させる同期制御手段を具備することを特
徴とする。
【０００６】請求項２に記載の記録制御装置は、再生装
置および記録装置が、ともに、デジタルオーディオ信号
の記録および再生を行うデジタルオーディオ機器であり
、識別信号が、デジタルオーディオインターフェースの
Ｖビットであることを特徴とする。
置および記録装置が、ともに、デジタルオーディオ信号
の記録および再生を行うデジタルオーディオ機器であり
、識別信号が、デジタルオーディオインターフェースの
Ｖビットであることを特徴とする。
【０００７】
【作用】請求項１の構成の記録制御装置においては、同
期制御手段が、再生装置から出力された識別信号に応じ
て、記録装置の動作を再生装置の動作に同期させる。従
って、煩わしい操作を行う必要なく、また特別に同期信
号を発生させる必要なく、記録装置の動作を再生装置の
動作に同期させることができる。
期制御手段が、再生装置から出力された識別信号に応じ
て、記録装置の動作を再生装置の動作に同期させる。従
って、煩わしい操作を行う必要なく、また特別に同期信
号を発生させる必要なく、記録装置の動作を再生装置の
動作に同期させることができる。
【０００８】請求項２の構成の記録制御装置においては
、既に規格化されているデジタルオーディオインターフ
ェースのＶビットを使用して同期をとるので、規格に準
拠したデジタルオーディオ機器間の同期を容易に実現で
きる。
、既に規格化されているデジタルオーディオインターフ
ェースのＶビットを使用して同期をとるので、規格に準
拠したデジタルオーディオ機器間の同期を容易に実現で
きる。
【０００９】
【実施例】図１は、本発明の記録制御装置の一実施例の
構成を示す。この実施例は、本発明をデジタルオーディ
オテープ（以下、ＤＡＴと略称）レコーダに適用した例
である。ＤＡＴシステムＡのデジタル出力端子ＡＤＯは
、デジタルインターフェースケーブルＣ２を介して、Ｄ
ＡＴシステムＢのデジタル入力端子ＢＤＩに接続される
。ＤＡＴシステムＡのデジタル入力端子ＡＤＩは、デジ
タルインターフェースケーブルＣ４を介して、ＤＡＴシ
ステムＢのデジタル出力端子ＢＤＯに接続される。ＤＡ
ＴシステムＡおよびＢは、同一の構成を有し、同一構成
要素には同一参照番号にそれぞれＡおよびＢが付加され
ている。従って、ＤＡＴシステムＡの構成についてのみ
説明し、ＤＡＴシステムＢの構成の説明は省略する。
構成を示す。この実施例は、本発明をデジタルオーディ
オテープ（以下、ＤＡＴと略称）レコーダに適用した例
である。ＤＡＴシステムＡのデジタル出力端子ＡＤＯは
、デジタルインターフェースケーブルＣ２を介して、Ｄ
ＡＴシステムＢのデジタル入力端子ＢＤＩに接続される
。ＤＡＴシステムＡのデジタル入力端子ＡＤＩは、デジ
タルインターフェースケーブルＣ４を介して、ＤＡＴシ
ステムＢのデジタル出力端子ＢＤＯに接続される。ＤＡ
ＴシステムＡおよびＢは、同一の構成を有し、同一構成
要素には同一参照番号にそれぞれＡおよびＢが付加され
ている。従って、ＤＡＴシステムＡの構成についてのみ
説明し、ＤＡＴシステムＢの構成の説明は省略する。
【００１０】ＤＡＴレコーダ２Ａは、制御回路４Ａの制
御の下に、デジタルオーディオデータをテープに読み込
むかまたはテープから読み出す。制御回路４Ａは、記録
再生モード設定回路６Ａが出力するモード信号およびフ
リップフロップ（以下、Ｆ／Ｆと略称）回路８ＡのＱ出
力信号に応じて、ＤＡＴレコーダ２Ａを制御する。モー
ド信号の高レベル（”１”）および低レベル（”０”）
は、それぞれ、記録および再生モードを示す。Ｆ／Ｆ回
路８ＡのＱ出力信号の高および低レベルは、それぞれ、
制御回路４Ａに対する動作および非動作命令を示す。
御の下に、デジタルオーディオデータをテープに読み込
むかまたはテープから読み出す。制御回路４Ａは、記録
再生モード設定回路６Ａが出力するモード信号およびフ
リップフロップ（以下、Ｆ／Ｆと略称）回路８ＡのＱ出
力信号に応じて、ＤＡＴレコーダ２Ａを制御する。モー
ド信号の高レベル（”１”）および低レベル（”０”）
は、それぞれ、記録および再生モードを示す。Ｆ／Ｆ回
路８ＡのＱ出力信号の高および低レベルは、それぞれ、
制御回路４Ａに対する動作および非動作命令を示す。
【００１１】Ｆ／Ｆ回路８Ａのセット入力Ｓは、ＯＲゲ
ート１０Ａを介して、スタート回路１２Ａの出力および
同期制御回路１４の出力（すなわちＡＮＤゲート２８Ａ
の出力）に接続されている。Ｆ／Ｆ回路８Ａのリセット
入力は、ＯＲゲート１８Ａを介して、ストップ回路１６
Ａの出力および同期制御回路１４Ａの出力に接続されて
いる。スタート回路１２Ａは、スタートボタンが押され
ると高レベルのスタート信号を出力する。ストップ回路
１６Ａは、ストップボタンが押されると高レベルのスト
ップ信号を出力する。
ート１０Ａを介して、スタート回路１２Ａの出力および
同期制御回路１４の出力（すなわちＡＮＤゲート２８Ａ
の出力）に接続されている。Ｆ／Ｆ回路８Ａのリセット
入力は、ＯＲゲート１８Ａを介して、ストップ回路１６
Ａの出力および同期制御回路１４Ａの出力に接続されて
いる。スタート回路１２Ａは、スタートボタンが押され
ると高レベルのスタート信号を出力する。ストップ回路
１６Ａは、ストップボタンが押されると高レベルのスト
ップ信号を出力する。
【００１２】同期制御回路１４Ａは、ＤＡＴシステムＢ
が再生状態のときに、デジタルオーディオデータととも
に出力する、該データが有効か否かを示す識別信号、す
なわち、デジタルインターフェース復調回路２０Ａが出
力するデジタルオーディオインターフェースのＶ（バリ
ディティ）ビット信号に応じて、ＤＡＴシステムＡの記
録動作をＤＡＴシステムの再生動作に同期させる。
が再生状態のときに、デジタルオーディオデータととも
に出力する、該データが有効か否かを示す識別信号、す
なわち、デジタルインターフェース復調回路２０Ａが出
力するデジタルオーディオインターフェースのＶ（バリ
ディティ）ビット信号に応じて、ＤＡＴシステムＡの記
録動作をＤＡＴシステムの再生動作に同期させる。
【００１３】同期制御回路１４Ａの具体的構成を説明す
る前に、図２を参照して、デジタルオーディオインター
フェースの信号フォーマットについて説明する。デジタ
ルオーディオインターフェースでは、ＬチャンネルとＲ
チャンネルの信号は別々に伝送されず、Ｌ、Ｒ、Ｌ、Ｒ
の順に時分別多重で伝送される。ＬおよびＲチャンネル
の信号は、３種類の同期パターンすなわちＭ、Ｗおよび
Ｂ同期パターンによってフレームが構成され、１９２フ
レームが１フレームとして伝送される。１つのフレーム
（これは１サンプリング周期に相当する）は、２つのサ
ブフレームから成る。１つのサブフレームは、１つの周
期パターンとＬまたはＲチャンネルの信号から成り、３
２ビットから構成される。
る前に、図２を参照して、デジタルオーディオインター
フェースの信号フォーマットについて説明する。デジタ
ルオーディオインターフェースでは、ＬチャンネルとＲ
チャンネルの信号は別々に伝送されず、Ｌ、Ｒ、Ｌ、Ｒ
の順に時分別多重で伝送される。ＬおよびＲチャンネル
の信号は、３種類の同期パターンすなわちＭ、Ｗおよび
Ｂ同期パターンによってフレームが構成され、１９２フ
レームが１フレームとして伝送される。１つのフレーム
（これは１サンプリング周期に相当する）は、２つのサ
ブフレームから成る。１つのサブフレームは、１つの周
期パターンとＬまたはＲチャンネルの信号から成り、３
２ビットから構成される。
【００１４】ビット０乃至３は、サブフレームおよびフ
レームの同期抽出に使用される。ビット４乃至７は、オ
ーディオオキジャリ情報またはオーディオサンプリング
の拡張部分の伝送に使用される。ビット８乃至２７には
、２の補数表示のデジタルオーディオデータが割り当て
られる。ビット２８は、Ｖビットに割り当てられる。 Ｖビットは、デジタルオーディオデータが有効なときす
なわち誤りが無いとき、低レベル（”０”）で、デジタ
ルオーディオデータが無いとき、およびデジタルオーデ
ィオデータが真の値でないときすなわちデータの補間が
行われたときや意図的なミューティングデータのとき、
高レベル（”１”）となるＶａｌｉｄｉｔｙ（有効性）
フラッグである。ビット２９は、Ｕビットすなわちユー
ザビットに割り当てられる。Ｕビットは、曲の頭である
ことを示すスタートＩＤ等に使用できる。ビット３０は
、Ｃビットに割り当てられる。Ｃビットは、他のサブフ
レームのＣビットと組み合わされて、オーディオサンプ
リングワード長、標本化周波数等のチャンネルステータ
ス情報を示すために使用される。
レームの同期抽出に使用される。ビット４乃至７は、オ
ーディオオキジャリ情報またはオーディオサンプリング
の拡張部分の伝送に使用される。ビット８乃至２７には
、２の補数表示のデジタルオーディオデータが割り当て
られる。ビット２８は、Ｖビットに割り当てられる。 Ｖビットは、デジタルオーディオデータが有効なときす
なわち誤りが無いとき、低レベル（”０”）で、デジタ
ルオーディオデータが無いとき、およびデジタルオーデ
ィオデータが真の値でないときすなわちデータの補間が
行われたときや意図的なミューティングデータのとき、
高レベル（”１”）となるＶａｌｉｄｉｔｙ（有効性）
フラッグである。ビット２９は、Ｕビットすなわちユー
ザビットに割り当てられる。Ｕビットは、曲の頭である
ことを示すスタートＩＤ等に使用できる。ビット３０は
、Ｃビットに割り当てられる。Ｃビットは、他のサブフ
レームのＣビットと組み合わされて、オーディオサンプ
リングワード長、標本化周波数等のチャンネルステータ
ス情報を示すために使用される。
【００１５】同期制御回路１４Ａは、連続／検出回路２
２Ａ、立下り検出回路２４Ａ、ならびに２つのＡＮＤゲ
ート２６Ａおよび２８Ａを有している。連続／検出回路
２２Ａ、デジタル入力端子ＡＤＩから入力される図２の
デジタルインターフェースフォーマットのデジタル信号
を元のデジタル信号に戻すデジタルインターフェース復
調回路２０ＡのＶビット出力を受け、Ｖビット出力中に
”１”が２つ以上連続して含まれることを検出して、高
レベル（”１”）信号を出力する。立下り検出回路２４
Ａは、デジタルインターフェース回路２０ＡのＶビット
出力を受け、Ｖビットが高レベル（”１”）から低レベ
ル（”０”）に変化したときに高レベル（”１”）信号
を出力する。
２Ａ、立下り検出回路２４Ａ、ならびに２つのＡＮＤゲ
ート２６Ａおよび２８Ａを有している。連続／検出回路
２２Ａ、デジタル入力端子ＡＤＩから入力される図２の
デジタルインターフェースフォーマットのデジタル信号
を元のデジタル信号に戻すデジタルインターフェース復
調回路２０ＡのＶビット出力を受け、Ｖビット出力中に
”１”が２つ以上連続して含まれることを検出して、高
レベル（”１”）信号を出力する。立下り検出回路２４
Ａは、デジタルインターフェース回路２０ＡのＶビット
出力を受け、Ｖビットが高レベル（”１”）から低レベ
ル（”０”）に変化したときに高レベル（”１”）信号
を出力する。
【００１６】ＡＮＤゲート２６Ａの２つの入力は、それ
ぞれ記録再生モード設定回路６Ａの出力および連続／検
出回路２２Ａの出力に接続される。ＡＮＤゲート２６Ａ
の出力は、ＯＲゲート１８Ａを介して、Ｆ／Ｆ回路８Ａ
のリセット入力に与えられる。ＡＮＤゲート２８Ａの２
つの入力は、それぞれ、記録再生モード設定回路６Ａの
出力および立下り検出回路２４Ａの出力に接続される。 ＡＮＤゲート２８Ａの出力は、ＯＲゲート１０Ａを介し
て、Ｆ／Ｆ回路８Ａのセット入力に与えられる。従って
、記録または再生モードにあるときに、有効なデジタル
オーディオデータが発生し始めると、Ｆ／Ｆ回路８Ａの
セット入力に”１”が与えられ、Ｆ／Ｆ回路８Ａは動作
命令を示す”１”を制御回路４Ａに与える。また、記録
または再生モードにあるときに、有効なデジタルオーデ
ィオデータが消失すると、Ｆ／Ｆ回路８Ａのリセット入
力に”１”が与えられ、Ｆ／Ｆ回路８Ａは非動作命令を
示す”０”が制御回路４Ａに与える。
ぞれ記録再生モード設定回路６Ａの出力および連続／検
出回路２２Ａの出力に接続される。ＡＮＤゲート２６Ａ
の出力は、ＯＲゲート１８Ａを介して、Ｆ／Ｆ回路８Ａ
のリセット入力に与えられる。ＡＮＤゲート２８Ａの２
つの入力は、それぞれ、記録再生モード設定回路６Ａの
出力および立下り検出回路２４Ａの出力に接続される。 ＡＮＤゲート２８Ａの出力は、ＯＲゲート１０Ａを介し
て、Ｆ／Ｆ回路８Ａのセット入力に与えられる。従って
、記録または再生モードにあるときに、有効なデジタル
オーディオデータが発生し始めると、Ｆ／Ｆ回路８Ａの
セット入力に”１”が与えられ、Ｆ／Ｆ回路８Ａは動作
命令を示す”１”を制御回路４Ａに与える。また、記録
または再生モードにあるときに、有効なデジタルオーデ
ィオデータが消失すると、Ｆ／Ｆ回路８Ａのリセット入
力に”１”が与えられ、Ｆ／Ｆ回路８Ａは非動作命令を
示す”０”が制御回路４Ａに与える。
【００１７】連続／検出回路２２Ａの出力をＦ／Ｆ回路
８Ａのリセット入力に供給するようにしているのは、前
述のように、ＤＡＴシステムＢが再生状態にあっても、
データの補間や意図的ミューティングデータのためにＶ
ビットが”１”になるときがあるため、ＤＡＴシステム
Ｂの再生の終了は、２つ以上連続した”１”によっては
じめて確認できるからてある。
８Ａのリセット入力に供給するようにしているのは、前
述のように、ＤＡＴシステムＢが再生状態にあっても、
データの補間や意図的ミューティングデータのためにＶ
ビットが”１”になるときがあるため、ＤＡＴシステム
Ｂの再生の終了は、２つ以上連続した”１”によっては
じめて確認できるからてある。
【００１８】デジタルインターフェース復調回路２０Ａ
から出力されるデジタルオーディオデータ、Ｃビットお
よびＵビットは、ＤＡＴレコーダ２Ａに供給され、制御
回路４Ａの制御の下にテープに記録される。ＤＡＴレコ
ーダ２Ａのテープから検出された信号は、ミュート回路
３０Ａを介してデジタルインターフェース変調回路３２
Ａに供給される。また、デジタルインターフェース変調
回路３２ＡのＶビット入力には、Ｆ／Ｆ回路８Ａから出
力される動作または非動作命令を示す信号がインバータ
３４Ａによって反転された後、ＯＲゲート３６Ａを介し
て供給されるとともに、ＤＡＴレコーダ２Ａからデータ
補間または意図的ミューティング時に”１”がＯＲゲー
ト３６Ａを介して供給される。さらに、デジタルインタ
ーフェース変調回路３２ＡのＵおよびＣビット入力には
、ＤＡＴレコーダ２Ａから、それぞれ、スタートＩＤ等
を示すＵビット、およびステータス情報を示すＣビット
が供給される。デジタルインターフェース変調回路３２
Ａは、上述の入力信号を図２のフォーマットに変換して
デジタル出力端子ＡＤＯに出力する。
から出力されるデジタルオーディオデータ、Ｃビットお
よびＵビットは、ＤＡＴレコーダ２Ａに供給され、制御
回路４Ａの制御の下にテープに記録される。ＤＡＴレコ
ーダ２Ａのテープから検出された信号は、ミュート回路
３０Ａを介してデジタルインターフェース変調回路３２
Ａに供給される。また、デジタルインターフェース変調
回路３２ＡのＶビット入力には、Ｆ／Ｆ回路８Ａから出
力される動作または非動作命令を示す信号がインバータ
３４Ａによって反転された後、ＯＲゲート３６Ａを介し
て供給されるとともに、ＤＡＴレコーダ２Ａからデータ
補間または意図的ミューティング時に”１”がＯＲゲー
ト３６Ａを介して供給される。さらに、デジタルインタ
ーフェース変調回路３２ＡのＵおよびＣビット入力には
、ＤＡＴレコーダ２Ａから、それぞれ、スタートＩＤ等
を示すＵビット、およびステータス情報を示すＣビット
が供給される。デジタルインターフェース変調回路３２
Ａは、上述の入力信号を図２のフォーマットに変換して
デジタル出力端子ＡＤＯに出力する。
【００１９】次に、上述のように構成された図１の実施
例の動作を、図３のタイムチャートを参照しつつ説明す
る。ＤＡＴシステムＡおよびＢが、それぞれ記録再生モ
ード設定回路６Ａおよび６Ｂによって、記録および再生
モードに設定され、ＤＡＴシステムＢが再生したデジタ
ル信号をＤＡＴシステムＡが記録を行うものとする。
例の動作を、図３のタイムチャートを参照しつつ説明す
る。ＤＡＴシステムＡおよびＢが、それぞれ記録再生モ
ード設定回路６Ａおよび６Ｂによって、記録および再生
モードに設定され、ＤＡＴシステムＢが再生したデジタ
ル信号をＤＡＴシステムＡが記録を行うものとする。
【００２０】まず、停止状態にあるときには、Ｖビット
は”１”のままなので、連続／検出回路２２Ａおよび２
２Ｂの出力は”１”であり、立下り検出回路２４Ａおよ
び２４Ｂの出力は”０”なので、Ｆ／Ｆ回路８Ａおよび
８Ｂは、リセット状態にあって、非動作命令を示す”０
”を制御回路４Ａおよび４Ｂに出力するから、ＤＡＴレ
コーダ２Ａおよび２Ｂはともに非動作状態にある。
は”１”のままなので、連続／検出回路２２Ａおよび２
２Ｂの出力は”１”であり、立下り検出回路２４Ａおよ
び２４Ｂの出力は”０”なので、Ｆ／Ｆ回路８Ａおよび
８Ｂは、リセット状態にあって、非動作命令を示す”０
”を制御回路４Ａおよび４Ｂに出力するから、ＤＡＴレ
コーダ２Ａおよび２Ｂはともに非動作状態にある。
【００２１】ＤＡＴシステムＢのスタートボタンが押さ
れてスタート回路１２Ｂから”１”がＦ／Ｆ回路８Ｂの
セット入力に供給されると、Ｆ／Ｆ回路８Ｂの出力が”
１”となる。これにより、制御回路４Ｂは、ＤＡＴレコ
ーダ２Ｂにテープの読み取り動作を行わせ、読み取られ
た信号はデジタルインターフェース変調回路３２Ｂに供
給される。またインバータ３４Ｂから”０”信号がＶビ
ットとしてデジタルインターフェース変調回路３２Ｂに
供給され、回路３２Ｂは、この”０”であるＶビットを
含む入力信号を図２のフォーマットでデジタル出力端子
ＢＤＯ、デジタルインターフェースケーブルＣ４および
デジタル入力端子ＡＤＩを介してデジタルインターフェ
ース復調回路２０Ａに送信する。復調回路２０Ａは、そ
のＶビット出力を”０”にする。これにより、立下り検
出回路２４Ａの出力は”１”となり、この”１”はＡＮ
Ｄゲート２８ＡおよびＯＲゲート１０Ａを介してＦ／Ｆ
回路８Ａのセット入力に供給される。従って、Ｆ／Ｆ回
路８Ａは、動作命令を下す”１”信号を制御回路４Ａに
与える。制御回路４Ａは、デジタルインターフェース復
調回路２０Ａから出力されるデジタルオーディオデータ
、ＣビットおよびＵビットをＤＡＴレコーダ２Ａのテー
プに記録させる。このように、同期制御回路１４Ａは、
ＤＡＴシステムＡの記録動作の開始を、ＤＡＴシステム
Ｂの再生動作の開始に同期させる。従って、再生側のＤ
ＡＴシステムＢから出力されるデジタル信号を確実に無
駄なくＤＡＴシステムＢに記録できる。
れてスタート回路１２Ｂから”１”がＦ／Ｆ回路８Ｂの
セット入力に供給されると、Ｆ／Ｆ回路８Ｂの出力が”
１”となる。これにより、制御回路４Ｂは、ＤＡＴレコ
ーダ２Ｂにテープの読み取り動作を行わせ、読み取られ
た信号はデジタルインターフェース変調回路３２Ｂに供
給される。またインバータ３４Ｂから”０”信号がＶビ
ットとしてデジタルインターフェース変調回路３２Ｂに
供給され、回路３２Ｂは、この”０”であるＶビットを
含む入力信号を図２のフォーマットでデジタル出力端子
ＢＤＯ、デジタルインターフェースケーブルＣ４および
デジタル入力端子ＡＤＩを介してデジタルインターフェ
ース復調回路２０Ａに送信する。復調回路２０Ａは、そ
のＶビット出力を”０”にする。これにより、立下り検
出回路２４Ａの出力は”１”となり、この”１”はＡＮ
Ｄゲート２８ＡおよびＯＲゲート１０Ａを介してＦ／Ｆ
回路８Ａのセット入力に供給される。従って、Ｆ／Ｆ回
路８Ａは、動作命令を下す”１”信号を制御回路４Ａに
与える。制御回路４Ａは、デジタルインターフェース復
調回路２０Ａから出力されるデジタルオーディオデータ
、ＣビットおよびＵビットをＤＡＴレコーダ２Ａのテー
プに記録させる。このように、同期制御回路１４Ａは、
ＤＡＴシステムＡの記録動作の開始を、ＤＡＴシステム
Ｂの再生動作の開始に同期させる。従って、再生側のＤ
ＡＴシステムＢから出力されるデジタル信号を確実に無
駄なくＤＡＴシステムＢに記録できる。
【００２２】ＤＡＴシステムＢの再生動作中、データ補
間や意図的ミューティングにより、ＤＡＴシステムＢか
ら送られるＶビットが単発的に”１”となっても、連続
検出回路２２Ａの出力も”０”なので、Ｆ／Ｆ回路８Ａ
は動作命令を示す”１”を出力し続け、制御回路４Ａは
、記録動作を行い続ける。
間や意図的ミューティングにより、ＤＡＴシステムＢか
ら送られるＶビットが単発的に”１”となっても、連続
検出回路２２Ａの出力も”０”なので、Ｆ／Ｆ回路８Ａ
は動作命令を示す”１”を出力し続け、制御回路４Ａは
、記録動作を行い続ける。
【００２３】ＤＡＴシステムＢのストップボタンが押さ
れ、ストップ回路１６Ｂから”１”が出力されると、Ｆ
／Ｆ回路回路８Ｂは非動作命令を示す”０”を出力し、
制御回路４ＢはＤＡＴレコーダ２Ｂの読み取り動作を停
止させる。また、Ｆ／Ｆ回路８Ｂの出力”０”はインバ
ータ３４Ｂにより反転されてデジタルインターフェース
変調回路３２Ｂに供給される。従って、変調回路３２Ｂ
は、その後、連続して”１”の値を有するＶビットを図
２のフォーマットでＤＡＴシステムＡに送信し続ける。 これにより、連続／検出回路２２Ａは”１”を出力し、
Ｆ／Ｆ回路８Ａは非動作命令を示す”０”を出力する。 従って、制御回路４Ａは、ＤＡＴレコーダ２Ａの記録動
作を停止させる。このように、同期制御回路１４Ａは、
ＤＡＴシステムＡの記録動作の終了を、ＤＡＴシステム
Ｂの再生動作の終了に同期させることができる。
れ、ストップ回路１６Ｂから”１”が出力されると、Ｆ
／Ｆ回路回路８Ｂは非動作命令を示す”０”を出力し、
制御回路４ＢはＤＡＴレコーダ２Ｂの読み取り動作を停
止させる。また、Ｆ／Ｆ回路８Ｂの出力”０”はインバ
ータ３４Ｂにより反転されてデジタルインターフェース
変調回路３２Ｂに供給される。従って、変調回路３２Ｂ
は、その後、連続して”１”の値を有するＶビットを図
２のフォーマットでＤＡＴシステムＡに送信し続ける。 これにより、連続／検出回路２２Ａは”１”を出力し、
Ｆ／Ｆ回路８Ａは非動作命令を示す”０”を出力する。 従って、制御回路４Ａは、ＤＡＴレコーダ２Ａの記録動
作を停止させる。このように、同期制御回路１４Ａは、
ＤＡＴシステムＡの記録動作の終了を、ＤＡＴシステム
Ｂの再生動作の終了に同期させることができる。
【００２４】上記実施例は、ＤＡＴレコーダに関するも
のであるが、本発明はこれに限定されず、例えばコンパ
クトディスク等の種々のデジタルオーディオ機器に適用
できる。
のであるが、本発明はこれに限定されず、例えばコンパ
クトディスク等の種々のデジタルオーディオ機器に適用
できる。
【００２５】また、本発明は、デジタルオーディオ信号
の記録だけでなく、広くデジタル信号一般の記録に適用
できる。
の記録だけでなく、広くデジタル信号一般の記録に適用
できる。
【００２６】
【発明の効果】以上のように、請求項１に記載の記録制
御装置によれば、再生装置がデジタル信号を出力する際
に出力する信号の有効性を示す識別信号を使用して、記
録装置の記録動作を再生装置の再生動作に同期させるよ
うにしたので、特別に同期信号を発する必要なく、容易
に同期をとることができる。
御装置によれば、再生装置がデジタル信号を出力する際
に出力する信号の有効性を示す識別信号を使用して、記
録装置の記録動作を再生装置の再生動作に同期させるよ
うにしたので、特別に同期信号を発する必要なく、容易
に同期をとることができる。
【００２７】請求項２に記載の記録制御装置によれば、
既に規格化されているデジタルオーディオインターフェ
ースのＶビットを使用して同期をとるので、新たな信号
を設けることなく、規格に準拠したデジタルオーディオ
機器間の同期を容易にとることができる。
既に規格化されているデジタルオーディオインターフェ
ースのＶビットを使用して同期をとるので、新たな信号
を設けることなく、規格に準拠したデジタルオーディオ
機器間の同期を容易にとることができる。
【図１】本発明の記録制御装置の一実施例の構成を示す
ブロック図
ブロック図
【図２】デジタルオーディオインターフェースの信号フ
ォーマットを示す説明図
ォーマットを示す説明図
【図３】図１の実施例の動作を示すフローチャート
１４Ａ、１４Ｂ 同期制御回路
２０Ａ、２０Ｂ デジタルインターフェース復調回路
２２Ａ、２２Ｂ 連続／検出回路 ２４Ａ、２２Ｂ 立下り検出回路
２２Ａ、２２Ｂ 連続／検出回路 ２４Ａ、２２Ｂ 立下り検出回路
Claims (2)
- 【請求項１】 再生装置が出力するデジタル信号の記
録装置への記録を制御する記録制御装置であって、前記
再生装置が前記デジタル信号とともに出力する、前記デ
ジタル信号が有効か否かを示す識別信号に応じて、前記
記録装置の動作を前記再生装置の動作に同期させる同期
制御手段を具備することを特徴とする記録制御装置。 - 【請求項２】 前記再生装置および前記記録装置が、
ともに、デジタルオーディオ信号の記録および再生を行
うデジタルオーディオ機器であり、前記識別信号が、デ
ジタルオーディオインターフェースのＶビットであるこ
とを特徴とする請求項１に記載の記録制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14688791A JPH04345966A (ja) | 1991-05-22 | 1991-05-22 | 記録制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14688791A JPH04345966A (ja) | 1991-05-22 | 1991-05-22 | 記録制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04345966A true JPH04345966A (ja) | 1992-12-01 |
Family
ID=15417826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14688791A Pending JPH04345966A (ja) | 1991-05-22 | 1991-05-22 | 記録制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04345966A (ja) |
-
1991
- 1991-05-22 JP JP14688791A patent/JPH04345966A/ja active Pending
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