JPH04346231A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04346231A JPH04346231A JP3118738A JP11873891A JPH04346231A JP H04346231 A JPH04346231 A JP H04346231A JP 3118738 A JP3118738 A JP 3118738A JP 11873891 A JP11873891 A JP 11873891A JP H04346231 A JPH04346231 A JP H04346231A
- Authority
- JP
- Japan
- Prior art keywords
- film
- electron
- wiring
- substrate
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/019—Manufacture or treatment of bond pads
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/251—Materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/29—Bond pads specially adapted therefor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/551—Materials of bond wires
- H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
- H10W72/5522—Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/551—Materials of bond wires
- H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
- H10W72/5524—Materials of bond wires comprising metals or metalloids, e.g. silver comprising aluminium [Al]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/59—Bond pads specially adapted therefor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/951—Materials of bond pads
- H10W72/952—Materials of bond pads comprising metals or metalloids, e.g. PbSn, Ag or Cu
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/981—Auxiliary members, e.g. spacers
- H10W72/983—Reinforcing structures, e.g. collars
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。
に関する。
【０００２】
【従来の技術】図３および図４は、それぞれ、従来の方
法によりボンディング・パッド部上の保護膜を形成した
状態の集積回路の断面図および平面図である。
法によりボンディング・パッド部上の保護膜を形成した
状態の集積回路の断面図および平面図である。
【０００３】トランジスタなどの能動素子や抵抗などの
受動素子を多数、同一基板上に形成し、素子間の配線を
ほどこして、一つの回路またはシステムを構成したデバ
イスであるモノシリックＩＣの従来の製造方法では、基
板１上に最上層のＡｌまたはＡｌ合金配線２を、スパッ
タリング法により、０．８〜１．６μｍ程度の膜厚で成
膜し、フォトリソグラフィ工程にて所望のパターンを形
成する。このように形成したパターンは通常、素子から
外部ヘ信号を引き出すための５０〜１００μｍ角程度の
大きさのリード接続用電極部、すなわち、ボンディング
・パッドを含んでいる。次に保護膜３となるＳｉＮ膜を
プラズマＣＶＤ法により成膜し、ボンディング・パッド
部分を開孔する。
受動素子を多数、同一基板上に形成し、素子間の配線を
ほどこして、一つの回路またはシステムを構成したデバ
イスであるモノシリックＩＣの従来の製造方法では、基
板１上に最上層のＡｌまたはＡｌ合金配線２を、スパッ
タリング法により、０．８〜１．６μｍ程度の膜厚で成
膜し、フォトリソグラフィ工程にて所望のパターンを形
成する。このように形成したパターンは通常、素子から
外部ヘ信号を引き出すための５０〜１００μｍ角程度の
大きさのリード接続用電極部、すなわち、ボンディング
・パッドを含んでいる。次に保護膜３となるＳｉＮ膜を
プラズマＣＶＤ法により成膜し、ボンディング・パッド
部分を開孔する。
【０００４】この開口部４にＡｌあるいはＡｕの金属細
線をワイヤー・ボンディングして、パッケージの外部端
子に接続する。また、ＴＡＢ（テープ自動ボンディング
）の場合はボンディング・パット部を開孔した後に、厚
さ１０００〜２０００Å程度のＡｕ層であるコンタクト
バリア層および厚いレジスト層を塗布しボンディングパ
ッド上のレジストを現像除去した後、電解メッキにて２
５μｍ程度のＡｕを成膜し、レジストおよびコンタクト
バリア層を除去することにより、バンプを形成する。 この後、テープボンディングを行なう。
線をワイヤー・ボンディングして、パッケージの外部端
子に接続する。また、ＴＡＢ（テープ自動ボンディング
）の場合はボンディング・パット部を開孔した後に、厚
さ１０００〜２０００Å程度のＡｕ層であるコンタクト
バリア層および厚いレジスト層を塗布しボンディングパ
ッド上のレジストを現像除去した後、電解メッキにて２
５μｍ程度のＡｕを成膜し、レジストおよびコンタクト
バリア層を除去することにより、バンプを形成する。 この後、テープボンディングを行なう。
【０００５】
【発明が解決しようとする課題】上記従来例では、ボン
ディング・パッド部の配線の膜厚は、ボンディングワイ
ヤーとの密着強度の関係から０．６μｍ以上の膜厚が望
ましい。すなわち、ボンディング・パッド部の配線金属
の膜厚が厚い方が、ボンディング時にパッド部が軟らか
く変形するため十分な密着強度が得られる。しかしなが
ら、ＩＣの集積度の向上と高機能化によって、必ずしも
ボンディング・パッド部が上記のような条件を満足出来
なくなっている。例えば、配線の膜厚においては、線幅
，線間ピッチの縮小のために薄膜化が必須となり、また
、配線材料も従来のＡｌまたはＡｌ合金からＷ，Ｍｏ，
Ｔｉ等の高融点金属、あるいは、そのシリサイドが用い
られるようになり密着強度に対して大きな問題となる。
ディング・パッド部の配線の膜厚は、ボンディングワイ
ヤーとの密着強度の関係から０．６μｍ以上の膜厚が望
ましい。すなわち、ボンディング・パッド部の配線金属
の膜厚が厚い方が、ボンディング時にパッド部が軟らか
く変形するため十分な密着強度が得られる。しかしなが
ら、ＩＣの集積度の向上と高機能化によって、必ずしも
ボンディング・パッド部が上記のような条件を満足出来
なくなっている。例えば、配線の膜厚においては、線幅
，線間ピッチの縮小のために薄膜化が必須となり、また
、配線材料も従来のＡｌまたはＡｌ合金からＷ，Ｍｏ，
Ｔｉ等の高融点金属、あるいは、そのシリサイドが用い
られるようになり密着強度に対して大きな問題となる。
【０００６】また、バンプを形成する場合、コンタクト
バリア層の形成および電解メッキが必要で工程が長く、
コンタクトバリア層の除去工程では、保護膜に欠陥を生
じさせる可能性がある等の問題がある。
バリア層の形成および電解メッキが必要で工程が長く、
コンタクトバリア層の除去工程では、保護膜に欠陥を生
じさせる可能性がある等の問題がある。
【０００７】本発明の目的は、ボンディングの配線の時
に十分な密着強度が得られる半導体装置の製造方法を提
供することにある。
に十分な密着強度が得られる半導体装置の製造方法を提
供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体の製造方
法は、基板上に電子供与性材料からなる一層以上の配線
を形成する工程と、前記電子供与性材料上に非電子供与
性材料からなる保護膜を所望のパターン形状に成膜して
、前記電子供与性材料の表面の露出するボンディング・
パッド部となるべき開孔部を設ける工程と、前記開孔部
内にのみ選択的に金属膜を成長させる工程とを含むこと
を特徴とする。
法は、基板上に電子供与性材料からなる一層以上の配線
を形成する工程と、前記電子供与性材料上に非電子供与
性材料からなる保護膜を所望のパターン形状に成膜して
、前記電子供与性材料の表面の露出するボンディング・
パッド部となるべき開孔部を設ける工程と、前記開孔部
内にのみ選択的に金属膜を成長させる工程とを含むこと
を特徴とする。
【０００９】金属膜が選択的に堆積される基体材料は電
子供与性材料である。
子供与性材料である。
【００１０】電子供与性材料とは、基体中に自由電子が
存在しているか、もしくは自由電子を意図的に生成せし
めたかしたもので、例えば基体表面上に付着した原料ガ
ス分子との電子授受により化学反応が促進される表面を
有する材料をいう。例えば、一般に金属や半導体がこれ
に相当する。金属もしくは半導体表面に薄い酸化膜が存
在しているものも含まれる。それは基体と付着原料分子
間で電子授受により化学反応が生ずるからである。
存在しているか、もしくは自由電子を意図的に生成せし
めたかしたもので、例えば基体表面上に付着した原料ガ
ス分子との電子授受により化学反応が促進される表面を
有する材料をいう。例えば、一般に金属や半導体がこれ
に相当する。金属もしくは半導体表面に薄い酸化膜が存
在しているものも含まれる。それは基体と付着原料分子
間で電子授受により化学反応が生ずるからである。
【００１１】具体的には、単結晶シリコン，多結晶シリ
コン，非晶質シリコン等の半導体、ＩＩＩ族元素として
のＧａ，Ｉｎ，ＡｌとＶ族元素としてのＰ，Ａｓ，Ｎと
を組合せて成る二元系もしくは三元系もしくは四元系Ｉ
ＩＩ−Ｖ族化合物半導体、タングステン，モリブデン，
タンタル，タングステンシリサイド，チタンシリサイド
，アルミニウム，アルミニウムシリコン，チタンアルミ
ニウム，チタンナイトランド，銅，アルミニウムシリコ
ン銅，アルミニウムパラジウム，チタン，モリブデンシ
リサイド，タンタルシリサイド等の金属，合金およびそ
れらのシリサイド等を含む。
コン，非晶質シリコン等の半導体、ＩＩＩ族元素として
のＧａ，Ｉｎ，ＡｌとＶ族元素としてのＰ，Ａｓ，Ｎと
を組合せて成る二元系もしくは三元系もしくは四元系Ｉ
ＩＩ−Ｖ族化合物半導体、タングステン，モリブデン，
タンタル，タングステンシリサイド，チタンシリサイド
，アルミニウム，アルミニウムシリコン，チタンアルミ
ニウム，チタンナイトランド，銅，アルミニウムシリコ
ン銅，アルミニウムパラジウム，チタン，モリブデンシ
リサイド，タンタルシリサイド等の金属，合金およびそ
れらのシリサイド等を含む。
【００１２】これに対して、金属が選択的に堆積しない
表面を形成する材料、すなわち非電子供与性材料として
は、熱酸化，ＣＶＤ等により酸化シリコン，ＢＳＧ，Ｐ
ＳＧ，ＢＰＳＧ等のガラスまたは酸化膜，シリコンの熱
窒化膜，プラズマＣＶＤ，減圧ＣＶＤ，ＥＣＲ−ＣＶＤ
法等によるシリコン窒化膜等である。
表面を形成する材料、すなわち非電子供与性材料として
は、熱酸化，ＣＶＤ等により酸化シリコン，ＢＳＧ，Ｐ
ＳＧ，ＢＰＳＧ等のガラスまたは酸化膜，シリコンの熱
窒化膜，プラズマＣＶＤ，減圧ＣＶＤ，ＥＣＲ−ＣＶＤ
法等によるシリコン窒化膜等である。
【００１３】
【作用】本発明によれば、保護膜を開孔したボンディン
グ・パッド部に、選択ＣＶＤ法によりＡｌを成長させる
ことにより、ワイヤボンディングを行う場合、容易かつ
高信頼性で実現することができる。また、ＴＡＢを行う
場合は、従来のバンプの形成プロセスを省略することが
できる。
グ・パッド部に、選択ＣＶＤ法によりＡｌを成長させる
ことにより、ワイヤボンディングを行う場合、容易かつ
高信頼性で実現することができる。また、ＴＡＢを行う
場合は、従来のバンプの形成プロセスを省略することが
できる。
【００１４】
【実施例】以下図面を参照しつつ本発明の実施例を具体
的に説明する。
的に説明する。
【００１５】（実施例１）基板上に形成される素子の用
途、規模により複数の配線が層間絶縁膜を介して積層し
た多層配線の場合もあるが、図１では１層の配線を施し
た場合について説明する。
途、規模により複数の配線が層間絶縁膜を介して積層し
た多層配線の場合もあるが、図１では１層の配線を施し
た場合について説明する。
【００１６】図１は本発明を用いて、ＴＡＢに対応した
バンプをボンディング・パッド部上にＡｌを選択的に形
成した場合の実施例を説明するための集積回路の断面図
である。
バンプをボンディング・パッド部上にＡｌを選択的に形
成した場合の実施例を説明するための集積回路の断面図
である。
【００１７】Ｓｉ基板１上に素子を形成して、Ａｌ−Ｓ
ｉからなる配線２をスパッタリング法により０．６〜１
．２μｍの厚さで成膜し、フォトリソグラフィ工程によ
りパターニングした。次に、保護膜３であるＳｉＮ膜を
プラズマＣＶＤ法により０．８〜２μｍの厚みになるよ
うに成膜し、パターニングによりボンディング・パッド
部となるべき開孔部４を形成した。
ｉからなる配線２をスパッタリング法により０．６〜１
．２μｍの厚さで成膜し、フォトリソグラフィ工程によ
りパターニングした。次に、保護膜３であるＳｉＮ膜を
プラズマＣＶＤ法により０．８〜２μｍの厚みになるよ
うに成膜し、パターニングによりボンディング・パッド
部となるべき開孔部４を形成した。
【００１８】次に、原料ガスとしてＤＭＡＨ（ジメチル
アルミニウムハイドライド）を用い、基板温度３００℃
、全圧力１．５Ｔｏｒｒ、ＤＭＡＨの分圧５×１０−３
Ｔｏｒｒとし、反応ガスとしてＨ２ を用いて開孔部４
にＡｌ膜５をＣＶＤ法によって成膜した。
アルミニウムハイドライド）を用い、基板温度３００℃
、全圧力１．５Ｔｏｒｒ、ＤＭＡＨの分圧５×１０−３
Ｔｏｒｒとし、反応ガスとしてＨ２ を用いて開孔部４
にＡｌ膜５をＣＶＤ法によって成膜した。
【００１９】ここで、Ａｌ−Ｓｉは電子供与性材料であ
るから、このＡｌ−Ｓｉ上にＡｌが選択的に堆積した。 一方、ＳｉＮは非電子供与性材料であるからＡｌはＳｉ
Ｎ上には堆積しなかった。
るから、このＡｌ−Ｓｉ上にＡｌが選択的に堆積した。 一方、ＳｉＮは非電子供与性材料であるからＡｌはＳｉ
Ｎ上には堆積しなかった。
【００２０】Ａｌの膜厚は任意に選択することができる
が、バンプとして用いるためには保護膜の膜厚より厚い
ことが必要であり、２０〜３０μｍが適当である。Ａｌ
膜の成長は保護膜３の開孔部４を埋め込むように進行し
、開孔部４を埋め込んだ後も、そのまま縦方向に成長を
続けた。横方向への成長はＡｌ膜の成長条件により変化
した。本実施例においては、バンプを形成する場合コン
タタクトバリア層の形成および電解メッキが不要であり
ＴＡＢの工程を簡略化することができる。
が、バンプとして用いるためには保護膜の膜厚より厚い
ことが必要であり、２０〜３０μｍが適当である。Ａｌ
膜の成長は保護膜３の開孔部４を埋め込むように進行し
、開孔部４を埋め込んだ後も、そのまま縦方向に成長を
続けた。横方向への成長はＡｌ膜の成長条件により変化
した。本実施例においては、バンプを形成する場合コン
タタクトバリア層の形成および電解メッキが不要であり
ＴＡＢの工程を簡略化することができる。
【００２１】（実施例２）図２は本発明を用いて、ワイ
ヤボンディングに対応したボンディング・パッド部を形
成した場合の他の実施例を説明するための集積回路の断
面図である。
ヤボンディングに対応したボンディング・パッド部を形
成した場合の他の実施例を説明するための集積回路の断
面図である。
【００２２】Ｓｉ基板１上に素子を形成し、高融点金属
またはそのシリサイドからなる配線を成膜した。次に保
護膜３を成膜し、パターニングしてボンディング・パッ
ド部となるべき開孔部４を形成した。Ａｌ膜の膜厚は０
．６μｍ以上であればワイヤボンディングが十分可能で
あり、また、堆積時間を短縮するために、Ａｌの膜厚は
０．６〜２μｍの厚さがあればよい。このようにしてボ
ンディングバッファ膜６を形成する。
またはそのシリサイドからなる配線を成膜した。次に保
護膜３を成膜し、パターニングしてボンディング・パッ
ド部となるべき開孔部４を形成した。Ａｌ膜の膜厚は０
．６μｍ以上であればワイヤボンディングが十分可能で
あり、また、堆積時間を短縮するために、Ａｌの膜厚は
０．６〜２μｍの厚さがあればよい。このようにしてボ
ンディングバッファ膜６を形成する。
【００２３】実施例２の場合は高融点金属およびそのシ
リサイドは電子供与性材料であるから、この材料上にＡ
ｌは選択的に堆積し、保護膜は非電子供与性材料である
から、この材料上にはＡｌは堆積しなかった。
リサイドは電子供与性材料であるから、この材料上にＡ
ｌは選択的に堆積し、保護膜は非電子供与性材料である
から、この材料上にはＡｌは堆積しなかった。
【００２４】配線の膜厚は０．６μｍ以上の厚さのＡｌ
−Ｓｉではそのままワイヤボンディングが十分可能であ
り、本発明を適用する必要はない。
−Ｓｉではそのままワイヤボンディングが十分可能であ
り、本発明を適用する必要はない。
【００２５】本発明を適用することが望ましいのはボン
ディング・パッド部の配線が０．６μｍ以下のＡｌまた
はＡｌ−Ｓｉ，Ａｌ−Ｔｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−
Ｔｉ等の合金あるいは配線材料がＡｌ以外の高融点金属
またはそのシリサイドである場合である。
ディング・パッド部の配線が０．６μｍ以下のＡｌまた
はＡｌ−Ｓｉ，Ａｌ−Ｔｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−
Ｔｉ等の合金あるいは配線材料がＡｌ以外の高融点金属
またはそのシリサイドである場合である。
【００２６】実施例１および実施例２においては、一層
の配線を施した場合について説明したが、多層配線の場
合も適用できることは言うまでもない。
の配線を施した場合について説明したが、多層配線の場
合も適用できることは言うまでもない。
【００２７】実施例１においてはＡｌを電子供与性材料
であるＡｌ−Ｓｉ配線上にＤＭＡＨとＨ２ を用いて成
膜させたが、Ａｌ膜の選択堆積方法（以下Ａｌ−ＣＶＤ
法と略記する）としては以下の方法でもよい。
であるＡｌ−Ｓｉ配線上にＤＭＡＨとＨ２ を用いて成
膜させたが、Ａｌ膜の選択堆積方法（以下Ａｌ−ＣＶＤ
法と略記する）としては以下の方法でもよい。
【００２８】原料ガスとしてモノメチルアルミニウムハ
イドライドを用い、反応ガスとしてＨ２ ガスを用い、
これらの混合ガスの下で基体表面を加熱すれば良質のＡ
ｌ膜を堆積することが出来る。ここで、Ａｌ選択堆積の
際には直接加熱または間接加熱により基体の表面温度を
アルキルアルミニウムハイドライドの分解温度以上４５
０℃未満に保持することが好ましく、より好ましくは２
６０℃以上４４０℃以下がよい。
イドライドを用い、反応ガスとしてＨ２ ガスを用い、
これらの混合ガスの下で基体表面を加熱すれば良質のＡ
ｌ膜を堆積することが出来る。ここで、Ａｌ選択堆積の
際には直接加熱または間接加熱により基体の表面温度を
アルキルアルミニウムハイドライドの分解温度以上４５
０℃未満に保持することが好ましく、より好ましくは２
６０℃以上４４０℃以下がよい。
【００２９】基体を上記温度範囲になるべく加熱する方
法としては直接加熱と間接加熱とがあるが、特に直接加
熱により基体を上記温度に保持すれば高堆積速度で良質
のＡｌ膜を形成することができる。例えば、Ａｌ膜形成
時の基体表面温度をより好ましい温度範囲である２６０
℃〜４４０℃とした時、３００Å〜５０００Å／分とい
う抵抗加熱の場合よりも高い堆積速度で良質な膜が得ら
れるのである。このような直接加熱（加熱手段からのエ
ネルギーが直接基体に伝達されて基体自体を加熱する）
の方法としては、例えば、ハロゲンランプ、キセノンラ
ンプ等によるランプ加熱があげられる。また、間接加熱
の方法としては抵抗加熱があり、堆積膜を形成すべき基
体を支持するための堆積膜形成用の空間に配設された基
体支持部材に設けられた発熱体等を用いて行うことが出
来る。
法としては直接加熱と間接加熱とがあるが、特に直接加
熱により基体を上記温度に保持すれば高堆積速度で良質
のＡｌ膜を形成することができる。例えば、Ａｌ膜形成
時の基体表面温度をより好ましい温度範囲である２６０
℃〜４４０℃とした時、３００Å〜５０００Å／分とい
う抵抗加熱の場合よりも高い堆積速度で良質な膜が得ら
れるのである。このような直接加熱（加熱手段からのエ
ネルギーが直接基体に伝達されて基体自体を加熱する）
の方法としては、例えば、ハロゲンランプ、キセノンラ
ンプ等によるランプ加熱があげられる。また、間接加熱
の方法としては抵抗加熱があり、堆積膜を形成すべき基
体を支持するための堆積膜形成用の空間に配設された基
体支持部材に設けられた発熱体等を用いて行うことが出
来る。
【００３０】この方法により電子供与性の表面部分と非
電子供与性の表面部分とが共存する基体にＣＶＤ法を適
用すれば電子供与性の基体表面部分にのみ良好な選択性
のもとにＡｌの単結晶が形成される。
電子供与性の表面部分とが共存する基体にＣＶＤ法を適
用すれば電子供与性の基体表面部分にのみ良好な選択性
のもとにＡｌの単結晶が形成される。
【００３１】実施例１および２では、Ａｌ膜を形成した
がＡｌ−ＣＶＤ法によれば以下のようなＡｌを主成分と
する金属膜をも選択的に堆積でき、その膜質も優れた特
性を示すものである。
がＡｌ−ＣＶＤ法によれば以下のようなＡｌを主成分と
する金属膜をも選択的に堆積でき、その膜質も優れた特
性を示すものである。
【００３２】たとえば、アルキルアルミニウムハイドラ
イドのガスと水素とに加えてＳｉＨ４ ，Ｓｉ２ Ｈ６
，Ｓｉ３ Ｈ８ ，Ｓｉ（ＣＨ３ ）４ ，ＳｉＣｌ
４ ，ＳｉＨ２ Ｃｌ２ ，ＳｉＨＣｌ３ 等のＳｉ原
子を含むガスや、ＴｉＣｌ４ ，ＴｉＢｒ４ ，Ｔｉ（
ＣＨ３ ）４ 等のＴｉ原子を含むガスや、ビスアセチ
ルアセトナト銅Ｃｕ（Ｃ５ Ｈ７ Ｏ２ ），ビスジピ
バロイルメタナイト銅Ｃｕ（Ｃ１１Ｈ１９Ｏ２ ）２
、ビスヘキサフルオロアセチルアセトナト銅Ｃｕ（Ｃ５
ＨＦ６Ｏ２ ）２ 等のＣｕ原子を含むガスを適宜組
み合わせて導入して混合ガス雰囲気として、例えばＡｌ
−Ｓｉ，Ａｌ−Ｔｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｔｉ，
Ａｌ−Ｓｉ−Ｃｕ等の導電材料を選択的に堆積させて配
線を形成してもよい。
イドのガスと水素とに加えてＳｉＨ４ ，Ｓｉ２ Ｈ６
，Ｓｉ３ Ｈ８ ，Ｓｉ（ＣＨ３ ）４ ，ＳｉＣｌ
４ ，ＳｉＨ２ Ｃｌ２ ，ＳｉＨＣｌ３ 等のＳｉ原
子を含むガスや、ＴｉＣｌ４ ，ＴｉＢｒ４ ，Ｔｉ（
ＣＨ３ ）４ 等のＴｉ原子を含むガスや、ビスアセチ
ルアセトナト銅Ｃｕ（Ｃ５ Ｈ７ Ｏ２ ），ビスジピ
バロイルメタナイト銅Ｃｕ（Ｃ１１Ｈ１９Ｏ２ ）２
、ビスヘキサフルオロアセチルアセトナト銅Ｃｕ（Ｃ５
ＨＦ６Ｏ２ ）２ 等のＣｕ原子を含むガスを適宜組
み合わせて導入して混合ガス雰囲気として、例えばＡｌ
−Ｓｉ，Ａｌ−Ｔｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｔｉ，
Ａｌ−Ｓｉ−Ｃｕ等の導電材料を選択的に堆積させて配
線を形成してもよい。
【００３３】また、上記Ａｌ−ＣＶＤ法は、選択性に優
れた成膜方法であり且堆積した膜の表面性が良好である
ために、次の堆積工程に非選択性の成膜方法を適用して
、上述の選択堆積したＡｌ膜および絶縁膜としてのＳｉ
Ｏ２ 等の上にもＡｌまたはＡｌを主成分とする金属膜
を形成することにより、半導体装置の配線として汎用性
の高い好適な金属膜を得ることができる。
れた成膜方法であり且堆積した膜の表面性が良好である
ために、次の堆積工程に非選択性の成膜方法を適用して
、上述の選択堆積したＡｌ膜および絶縁膜としてのＳｉ
Ｏ２ 等の上にもＡｌまたはＡｌを主成分とする金属膜
を形成することにより、半導体装置の配線として汎用性
の高い好適な金属膜を得ることができる。
【００３４】このような金属膜とは、具体的には以下の
とおりである。選択堆積したＡｌ，Ａｌ−Ｓｉ，Ａｌ−
Ｔｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｔｉ，Ａｌ−Ｓｉ−Ｃ
ｕと非選択的に堆積したＡｌ，Ａｌ−Ｓｉ，Ａｌ−Ｔｉ
，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｔｉ，Ａｌ−Ｓｉ−Ｃｕと
の組み合わせ等である。
とおりである。選択堆積したＡｌ，Ａｌ−Ｓｉ，Ａｌ−
Ｔｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｔｉ，Ａｌ−Ｓｉ−Ｃ
ｕと非選択的に堆積したＡｌ，Ａｌ−Ｓｉ，Ａｌ−Ｔｉ
，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｔｉ，Ａｌ−Ｓｉ−Ｃｕと
の組み合わせ等である。
【００３５】配線に用いる高融点金属の具体的な例は、
Ｗ，Ｍｏ，Ｔａ，Ｔｉ等が挙げられ、またシリサイドの
例は、Ｍｍ Ｓｎ （Ｍは高融点金属、ｍとｎは整数）
である。ここで（ｍ，ｎ）の組み合わせとしては、（２
，１），（１，１），（１，２）が一般的に多い。
Ｗ，Ｍｏ，Ｔａ，Ｔｉ等が挙げられ、またシリサイドの
例は、Ｍｍ Ｓｎ （Ｍは高融点金属、ｍとｎは整数）
である。ここで（ｍ，ｎ）の組み合わせとしては、（２
，１），（１，１），（１，２）が一般的に多い。
【００３６】通常シリサイドの形成には、高融点金属の
ハロゲン化物（Ｍ０ Ｃｌ５ ，ＷＣｌ５ 等）のガス
とシランガス（ＳｉＨ４ ）の気相での反応が用いられ
る。気相成長法の最大のメリットは、ステップカバレッ
ジがきわめて良いことである。
ハロゲン化物（Ｍ０ Ｃｌ５ ，ＷＣｌ５ 等）のガス
とシランガス（ＳｉＨ４ ）の気相での反応が用いられ
る。気相成長法の最大のメリットは、ステップカバレッ
ジがきわめて良いことである。
【００３７】
【発明の効果】以上説明したように、本発明においては
保護膜を開孔したボンディング・パッド部に選択ＣＶＤ
法によりＡｌを堆積することにより以下の効果がある。
保護膜を開孔したボンディング・パッド部に選択ＣＶＤ
法によりＡｌを堆積することにより以下の効果がある。
【００３８】（１）ＴＡＢに対するバンプ形成工程を大
幅に簡略化することができる。
幅に簡略化することができる。
【００３９】（２）配線の膜厚が０．６μｍ以下のよう
な薄い配線を必要とする場合、または配線材料がＡｌ以
外の高融点金属またはそのシリサイドを主成分とするよ
うな場合、ワイヤー・ボンディングを容易かつ高信頼性
で実現することができる。
な薄い配線を必要とする場合、または配線材料がＡｌ以
外の高融点金属またはそのシリサイドを主成分とするよ
うな場合、ワイヤー・ボンディングを容易かつ高信頼性
で実現することができる。
【図１】本発明の実施例を説明するための集積回路の断
面図である。
面図である。
【図２】本発明の他の実施例を説明するための集積回路
の断面図である。
の断面図である。
【図３】従来のモノシリック集積回路（ＩＣ）の断面図
である。
である。
【図４】従来のモノシリック集積回路（ＩＣ）の平面図
である。
である。
１ 基板
２ 配線
３ 保護膜
４ 開孔部
５ バンプ
６ ボンディングバッファ層
Claims (4)
- 【請求項１】 基板上に電子供与性材料からなる一層
以上の配線を形成する工程と、前記電子供与性材料上に
非電子供与性材料からなる保護膜を所望のパターン形状
に成膜して、前記電子供与性材料の表面の露出するボン
ディング・パッド部となるべき開孔部を設ける工程と、
前記開孔部内にのみ選択的に金属膜を成長させる工程と
を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記金属膜がアルミニウムまたはアル
ミニウム合金からなることを特徴とする請求項１に記載
の半導体装置の製造方法。 - 【請求項３】 前記配線層が高融点金属またはそのシ
リサイドからなることを特徴とする請求項１に記載の半
導体装置の製造方法。 - 【請求項４】 前記ボンディング・パッド部上の開孔
部に選択的に成長させる金属膜の膜厚は、前記保護膜の
膜厚よりも厚いことを特徴とする請求項１に記載の半導
体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3118738A JPH04346231A (ja) | 1991-05-23 | 1991-05-23 | 半導体装置の製造方法 |
| EP92108589A EP0514888A1 (en) | 1991-05-23 | 1992-05-21 | Method of forming a contact pad by selective deposition of a metal film |
| US08/277,133 US5476815A (en) | 1991-05-23 | 1994-07-19 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3118738A JPH04346231A (ja) | 1991-05-23 | 1991-05-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04346231A true JPH04346231A (ja) | 1992-12-02 |
Family
ID=14743850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3118738A Pending JPH04346231A (ja) | 1991-05-23 | 1991-05-23 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5476815A (ja) |
| EP (1) | EP0514888A1 (ja) |
| JP (1) | JPH04346231A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7183189B2 (en) | 1996-12-04 | 2007-02-27 | Seiko Epson Corporation | Semiconductor device, circuit board, and electronic instrument |
| US7470979B2 (en) | 1996-12-04 | 2008-12-30 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5200639A (en) * | 1990-05-31 | 1993-04-06 | Canon Kabushiki Kaisha | Semiconductor device with isolating groove containing single crystalline aluminum wiring |
| DE69232432T2 (de) | 1991-11-20 | 2002-07-18 | Canon K.K., Tokio/Tokyo | Verfahren zur Herstellung einer Halbleiteranordnung |
| IL106892A0 (en) * | 1993-09-02 | 1993-12-28 | Pierre Badehi | Methods and apparatus for producing integrated circuit devices |
| IL108359A (en) * | 1994-01-17 | 2001-04-30 | Shellcase Ltd | Method and apparatus for producing integrated circuit devices |
| IL110261A0 (en) * | 1994-07-10 | 1994-10-21 | Schellcase Ltd | Packaged integrated circuit |
| US5661082A (en) * | 1995-01-20 | 1997-08-26 | Motorola, Inc. | Process for forming a semiconductor device having a bond pad |
| JP3362545B2 (ja) * | 1995-03-09 | 2003-01-07 | ソニー株式会社 | 半導体装置の製造方法 |
| US5814560A (en) * | 1995-11-29 | 1998-09-29 | Advanced Micro Devices, Inc. | Metallization sidewall passivation technology for deep sub-half micrometer IC applications |
| JP3305211B2 (ja) * | 1996-09-10 | 2002-07-22 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| US6093894A (en) | 1997-05-06 | 2000-07-25 | International Business Machines Corporation | Multiconductor bonded connection assembly with direct thermal compression bonding through a base layer |
| US6297160B1 (en) * | 1999-03-12 | 2001-10-02 | Taiwan Semiconductor Manufacturing Company | Application of pure aluminum to prevent pad corrosion |
| US6511901B1 (en) * | 1999-11-05 | 2003-01-28 | Atmel Corporation | Metal redistribution layer having solderable pads and wire bondable pads |
| US7919864B2 (en) * | 2003-10-13 | 2011-04-05 | Stmicroelectronics S.A. | Forming of the last metallization level of an integrated circuit |
| US8076786B2 (en) * | 2008-07-11 | 2011-12-13 | Advanced Semiconductor Engineering, Inc. | Semiconductor package and method for packaging a semiconductor package |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2032872B2 (de) * | 1970-07-02 | 1975-03-20 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zum Herstellen weichlötfähiger Kontakte zum Einbau von Halbleiterbauelementen in Gehäuse |
| DE3815569A1 (de) * | 1987-05-07 | 1988-12-29 | Intel Corp | Verfahren zum selektiven abscheiden eines leitenden materials bei der herstellung integrierter schaltungen |
| JP2798250B2 (ja) * | 1987-06-01 | 1998-09-17 | ゼネラル・エレクトリック・カンパニイ | アルミニウム物質との低抵抗接点形成方法，およびアルミニウムとの低抵抗接点 |
| EP0349696A1 (en) * | 1988-07-08 | 1990-01-10 | L'air Liquide, Societe Anonyme Pour L'etude Et L'exploitation Des Procedes Georges Claude | Method of depositing metal on an aluminium substrate |
| PT95232B (pt) * | 1989-09-09 | 1998-06-30 | Canon Kk | Processo de producao de uma pelicula de aluminio depositada |
| EP0420597B1 (en) * | 1989-09-26 | 1996-04-24 | Canon Kabushiki Kaisha | Process for forming a deposited film by use of alkyl aluminum hydride and process for preparing semiconductor device |
| JP2721023B2 (ja) * | 1989-09-26 | 1998-03-04 | キヤノン株式会社 | 堆積膜形成法 |
-
1991
- 1991-05-23 JP JP3118738A patent/JPH04346231A/ja active Pending
-
1992
- 1992-05-21 EP EP92108589A patent/EP0514888A1/en not_active Ceased
-
1994
- 1994-07-19 US US08/277,133 patent/US5476815A/en not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7183189B2 (en) | 1996-12-04 | 2007-02-27 | Seiko Epson Corporation | Semiconductor device, circuit board, and electronic instrument |
| US7470979B2 (en) | 1996-12-04 | 2008-12-30 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument |
| US7511362B2 (en) | 1996-12-04 | 2009-03-31 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument |
| US7521796B2 (en) | 1996-12-04 | 2009-04-21 | Seiko Epson Corporation | Method of making the semiconductor device, circuit board, and electronic instrument |
| US7842598B2 (en) | 1996-12-04 | 2010-11-30 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument |
| US7888260B2 (en) | 1996-12-04 | 2011-02-15 | Seiko Epson Corporation | Method of making electronic device |
| US8115284B2 (en) | 1996-12-04 | 2012-02-14 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board and electronic instrument |
| US8384213B2 (en) | 1996-12-04 | 2013-02-26 | Seiko Epson Corporation | Semiconductor device, circuit board, and electronic instrument |
Also Published As
| Publication number | Publication date |
|---|---|
| US5476815A (en) | 1995-12-19 |
| EP0514888A1 (en) | 1992-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04346231A (ja) | 半導体装置の製造方法 | |
| US5404046A (en) | Flat semiconductor wiring layers | |
| US6410435B1 (en) | Process for fabricating copper interconnect for ULSI integrated circuits | |
| US6133147A (en) | Process for selective metal deposition in holes of semiconductor device | |
| US6569767B1 (en) | Semiconductor device and its production process | |
| JP2800788B2 (ja) | 半導体装置の製造方法 | |
| JP4007822B2 (ja) | 配線構造の形成方法 | |
| US5302855A (en) | Contact electrode structure for semiconductor device | |
| JP2616402B2 (ja) | 半導体装置の製造方法 | |
| JPS63133648A (ja) | タングステン被覆法 | |
| JP3277909B2 (ja) | 半導体装置及びその製造方法 | |
| JP2564786B2 (ja) | 半導体装置およびその製造方法 | |
| JPH05251566A (ja) | 多層配線構造 | |
| JPH09148328A (ja) | 半導体装置の製造方法 | |
| JPH0235753A (ja) | 半導体装置の製造方法 | |
| JPH0451525A (ja) | 半導体装置およびその製造方法 | |
| JPH01206623A (ja) | 半導体装置の製造方法 | |
| JPH0272629A (ja) | 半導体装置の製造方法 | |
| JPH07235593A (ja) | 配線接続構造及びその製造方法 | |
| JPH0529258A (ja) | 半導体装置の製造方法 | |
| KR100272662B1 (ko) | 반도체장치의 금속배선의 제조방법 | |
| JPS60240123A (ja) | 半導体装置の製造方法 | |
| JPS61248447A (ja) | 配線層の形成方法 | |
| JPH04211148A (ja) | 半導体装置の製造方法 | |
| JPH04340254A (ja) | 半導体装置の製造方法 |