JPH043468A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体装置及びその製造方法に関し、特に相異
なる任意の閾値電圧を有するＭＯ５型トランジスを一度
に得ようとするときに使用される。
（従来の技術） 従来ＭｏＳトランジスタ特にＤ型（デプレッション型）
の閾値は、第６図に示す様な工程におけるチャンネルイ
オン注入工程での不純物種と、量により決定されていた
。第６図（ａ）は、例えば、Ｐ型半導体基板１上に、ゲ
ート絶縁膜２を例えば２００人形成する工程、第６図（
ｂ）は、ＭＯＳトランジスタの閾値を制御するためのチ
ャネルイオン注入工程、ここでは、例えばデプレッショ
ンタイプのトランジスタを形成するために、リンイオン
３を７０ＫｅＶ程度で１×１０１２ｃｌＴｌ−２程度注
入する工程、そして第６図（ｃ）は、ゲト電極４、ソー
ス・ドレイン５の拡散層を形成する工程である。この時
、このトランジスタの閾値は、ゲート電極材料をＮ型多
結晶シリコンとすると、おおよそ−２ｖ程度となる。こ
こで６は絶縁膜、７はＡΩ配線である。
（発明が解決しようとする課題） ところが従来例において、複数種の閾値を有するトラン
ジスタを形成する時には、それぞれの閾値に設定するた
めは、例えば別のイオンを異なる量、異なる場所に注入
する必要があった。つまり必要な閾値の数たけの写真蝕
刻工程が必要であり、工程を非常に多くする必要かあっ
た。
本発明は、上記問題に鑑みてなされたもので、従来に比
較し少ない工程で、複数種の閾値か得られるＭＯＳトラ
ンジスタとその製造方法を提供することを目的とする。
［発明の構成］ （課題を解決するための手段と作用） 本発明は、（Ｌ）ＭＯＳトランジスタのチャネル領域付
近に、閾値電圧調整用の断面半円状のウェル層が形成さ
れたことを特徴とする半導体装置である。また本発明は
、（２）マスクパターン幅がウェル層の拡散深さの２倍
以下となるようなマスクにより、半導体基体のＭＯＳト
ランジスタのチャネル部となる付近に不純物を導入して
前記ウェル層を形成することを特徴とする半導体装置の
製造方法である。
即ち本発明は、ウェルの拡散深さの２倍以下の不純物導
入のマスクパターン幅により半導体基体中に形成された
ウェルと、該ウェル領域をＭＯＳトランジスタのチャネ
ル領域とするように形成されたゲート電極とを有するこ
とを特徴とするＭＯＳトランジスタとすることである。
上記のように形成されたウェルは、断面半円状になり、
基体表面の濃度のコントロールが容易で（従来のウェル
は、本発明より膨大に広いマスクパターン幅の個所から
不純物導入が行われていたから、表面濃度が平坦化され
、閾値コントロールが難しかった）、マスクパターン幅
が小のため、その種類に応じて、同じプロセスで相異な
る閾値のＭＯＳトランジスタか形成できるようになる。
（実施例） 本発明の実施例を第１図により説明する。
まず第１図（ａ）の如（３Ｘ　１０１５ｃｍ−３程度の
不純物濃度を有するＰ型基板２１上に第一の熱酸化膜２
２を形成する。次に第１図（ｂ）の如くデプレッション
タイプのトランジスタを形成する領域に開口幅の異なる
レジストパターンを有したマスクルジスト２３を形成す
る。次にリンイオンをドーズ量７　Ｘ　１０１３ａｍ−
２程度、加速エネルギー７０ＫｅＶで基板中注入する。
その後、リンを拡散するために１１５０℃で４時間程度
熱処理する。
その結果、第１図（ｃ）の如き例えば８μｍと広い幅の
レジストパターン２Ｂ、でリンにより形成された拡散層
２４の深さＸｌｌは、３μｍ程度になる。そして表面の
リン濃度は、３　Ｘ　１０１７ｃｍ−３程度になる。と
ころか１μｍの幅のせまいレジストパターン２３２のと
ころ２５のＸ１２は、１μｍとなり、表面濃度は５×１
０１ｂｃＩＴｌ−３程度となる。
ソ（７）　後、第１図（ｄ）の如く第２の熱酸化膜２２
をエツチング除去した後、ゲート絶縁膜２６を約２００
人程度成長する。その後上記レジストパターン２３．．
２３□に対応するところに、それぞれＭＯＳ）ランシス
タのゲート電極２７を形成する。次にソース、ドレイン
拡散層２８を形成する。その後基板上に形成した絶縁膜
２９にＡｇ配線３０を形成して、ＭＯＳトランジスタが
できる。
第１図のウェル２４は、その拡散深さＸｌｌの２倍より
大幅に大きいレジスト（マスク）パターン幅２３１より
形成したものであり、従来のウェルに相当する。ウェル
２５は、その拡散深さＸｉ２の２倍以下のレジストパタ
ーン幅２３２より形成したものであり、形としては断面
半円状であり、閾値コントロールに適している。またこ
の場合ウェル２５上のゲート電極のチャネル長方向の長
さもウェル拡散深さの２倍以下となっている。
第２図は、上記実施例の場合におけるレジスト開ロバタ
ーン幅とＭＯＳトランジスタの閾値の関係を示す。この
図からあきらかな通り、拡散深さの２倍程度以下の開ロ
バターンにすると、表面濃度が下かり、かつ拡散層深さ
か浅くなる。つまり開ロバターンを拡散深さの２倍以下
と小さくすると、本実施例の様なＮチャネルＭＯＳトラ
ンジスタの場合には、実用に供するほどに表面濃度変化
で閾値か正方向に変化でき、幅がゼロになると、Ｐ型基
板の不純物濃度と同じになる。
第３図（ａ）は本発明の他の実施例のパターン平面図、
同図（ｂ）は同Ａ−Ａ−線に沿う断面図である。これは
、不純物導入用のマスクパターンン２３２が複数個前記
ＭＯＳトランジスタのチャネル領域上に配置される場合
の例である。この場合は各マスクパターン２３２のそれ
ぞれか、２３２の拡散深さの１／２以下である。つまり
、例えばＭＯ５Ｉ−ランジスタのチャネル領域に、複数
個の円形レジストパターン２３２を第３図（ａ）に示す
様に形成し、その部分にリンを注入し、その後の拡散に
より表面のリン濃度を適当に設定し、その結果、ＭＯＳ
トランジスタの閾値が設定できる。
また他の幅のせまい拡散層パターンをチャネル方向に対
して直角に配置してもかまわない。第４図（ａ）はその
例のパターン平面図、同図（ｂ）は同Ｂ−Ｂ線に沿う断
面図である。これは、前記不純物導入用のマスクパター
ン２３２が例えば２条前記ＭＯＳトランジスタのチャネ
ル幅方向に平行に配置されていることを特徴とする。
この場合、拡散深さの１／２以下という条件は、マスク
パターン２３２の幅についてであって、長手方向につい
ては上記条件は当てはまらなくてもよい。
第５図は本発明の更に異なる実施例である。即ち、閾値
を第１図の場合よりも少し上げたい場合は第５図のよう
なウェル２５とすればよい。
なお、本発明は実施例のみに限られず、種々の応用が可
能である。例えば上記では、半導体基体とは逆導電型の
ウェルを用いる例を説明したが、当然、同一導電型（エ
ンハンスメント型）であってもかまわない。また実施例
では、ウェル形状を「半円状」としたが、これは必ずし
も真円の半分という意味ではなく、ウェル２４の如く下
面か平坦になっておらす、ウェル２５の如く円形状にな
っていることをいう。
［発明の効果］ 本発明によると、−回の写真蝕刻工程により複数の閾値
を有するＭＯＳトランジスタを形成できる。そのため従
来の工程に比較し大幅に工程が簡単化される。
【図面の簡単な説明】
第１図は本発明の一実施例の工程図、第２図は同工程図
、第３図ないし第５図は本発明の他の実施例の説明図、
第６図は従来例の工程図である。 ２１・・Ｐ型基体、２３・・レジスト、２３１２３゜・
・・レジストパターン（開口）、２５・・Ｎウェル、２
７・・・ゲート電極、２８・・ソース・ドレイン。 出願人代理人　弁理士　鈴江武彦 第 図 第４ 図 レジストスペース（Ｈｍ） 第 図 ３１Ｐ＋ 第６ 図

Claims (9)

    【特許請求の範囲】
  1. （１）ＭＯＳトランジスタのチャネル領域付近に、閾値
    電圧調整用の断面半円状のウエル層が形成されたことを
    特徴とする半導体装置。
  2. （２）前記ウエル層は、前記ＭＯＳトランジスタのソー
    ス、ドレイン層と同一導電型であることを特徴とする請
    求項１に記載の半導体装置。
  3. （３）前記ウエル層は、前記ＭＯＳトランジスタのソー
    ス、ドレイン層と逆導電型であることを特徴とする請求
    項１に記載の半導体装置。
  4. （４）マスクパターン幅がウエル層の拡散深さの２倍以
    下となるようなマスクにより、半導体基体のＭＯＳトラ
    ンジスタのチャネル部となる付近に不純物を導入して前
    記ウエル層を形成することを特徴とする半導体装置の製
    造方法。
  5. （５）マスクパターン幅がウェル層の拡散深さの２倍以
    下となるようなマスクにより、半導体基体のＭＯＳトラ
    ンジスタのチャネル部となる付近に不純物を導入して前
    記ウェル層を形成してなり、前記ＭＯＳトランジスタの
    ゲート電極長はチャネル長方向において前記ウェル拡張
    深さの２倍以下であることを特徴とする半導体装置の製
    造方法。
  6. （６）前記不純物導入用のマスクパターンが前記ＭＯＳ
    トランジスタのチャネル幅方向に平行に配置されている
    ことを特徴とする請求項４または５に記載の半導体装置
    の製造方法。
  7. （７）前記不純物導入用のマスクパターンが複数個前記
    ＭＯＳトランジスタのチャネル領域上に配置されている
    ことを特徴とする請求項４または５に記載の半導体装置
    の製造方法。
  8. （８）前記ウェル層は、前記ＭＯＳトランジスタのソー
    ス、ドレイン層と同一導電型であることを特徴とする請
    求項４または５に記載の半導体装置の製造方法。
  9. （９）前記ウェル層は、前記ＭＯＳトランジスタのソー
    ス、ドレイン層と逆導電型であることを特徴とする請求
    項４または５に記載の半導体装置の製造方法。
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DE69113673T DE69113673T2 (de) 1990-04-20 1991-04-11 Halbleiterbauelement mit MOS-Transistoren und Verfahren zu dessen Herstellung.
KR1019910006071A KR940008357B1 (ko) 1990-04-20 1991-04-16 반도체장치의 제조방법
US07/925,411 US5210437A (en) 1990-04-20 1992-08-10 MOS device having a well layer for controlling threshold voltage

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5674763A (en) * 1993-12-27 1997-10-07 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device
JP2003007723A (ja) * 2001-06-26 2003-01-10 Kitakyushu Foundation For The Advancement Of Industry Science & Technology 半導体素子及び半導体集積回路
JP2007123929A (ja) * 2006-12-21 2007-05-17 Semiconductor Energy Lab Co Ltd 絶縁ゲイト型半導体装置の作製方法
JP2007274005A (ja) * 2007-06-05 2007-10-18 Semiconductor Energy Lab Co Ltd 半導体装置
CN115274449A (zh) * 2022-07-19 2022-11-01 华虹半导体(无锡)有限公司 耗尽型mos器件的制造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69734982D1 (de) * 1997-10-24 2006-02-02 St Microelectronics Srl Verfahren zur Integration von MOS-Technologie-Bauelementen mit unterschiedlichen Schwellenspannungen in demselben Halbleiterchip
JP4236722B2 (ja) 1998-02-05 2009-03-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2004228466A (ja) 2003-01-27 2004-08-12 Renesas Technology Corp 集積半導体装置およびその製造方法
CN113363324B (zh) * 2020-03-05 2024-01-30 上海积塔半导体有限公司 P沟道的平面型vdmos和平面型igbt
CN113363318B (zh) * 2020-03-05 2023-12-08 上海积塔半导体有限公司 N沟道的平面型vdmos和平面型igbt
CN113363308B (zh) * 2020-03-05 2024-03-15 上海积塔半导体有限公司 P沟道的沟槽型vdmos和沟槽型igbt
CN113363322B (zh) * 2020-03-05 2023-12-08 上海积塔半导体有限公司 N沟道的沟槽型vdmos和沟槽型igbt
TWI796237B (zh) * 2021-12-03 2023-03-11 立錡科技股份有限公司 空乏型高壓nmos元件與空乏型低壓nmos元件整合製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS505087A (ja) * 1973-04-11 1975-01-20
JPS52127181A (en) * 1976-04-19 1977-10-25 Nippon Telegr & Teleph Corp <Ntt> Insulated gate type filed effect transistor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS505087A (ja) * 1973-04-11 1975-01-20
JPS52127181A (en) * 1976-04-19 1977-10-25 Nippon Telegr & Teleph Corp <Ntt> Insulated gate type filed effect transistor

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5674763A (en) * 1993-12-27 1997-10-07 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device
US5841175A (en) * 1993-12-27 1998-11-24 Kabushiki Kaisha Toshiba Semiconductor device in which an increase in threshold voltage, resulting from back-gate bias effect is mitigated, and method of manufacturing the same
US5905292A (en) * 1993-12-27 1999-05-18 Kabushiki Kaisha Toshiba Semiconductor device in which an increase in threshold voltage, resulting from back-gate bias effect is mitigated, and method of manufacturing the same
JP2003007723A (ja) * 2001-06-26 2003-01-10 Kitakyushu Foundation For The Advancement Of Industry Science & Technology 半導体素子及び半導体集積回路
JP2007123929A (ja) * 2006-12-21 2007-05-17 Semiconductor Energy Lab Co Ltd 絶縁ゲイト型半導体装置の作製方法
JP2007274005A (ja) * 2007-06-05 2007-10-18 Semiconductor Energy Lab Co Ltd 半導体装置
CN115274449A (zh) * 2022-07-19 2022-11-01 华虹半导体(无锡)有限公司 耗尽型mos器件的制造方法

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