JPH03155156A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03155156A JPH03155156A JP1294610A JP29461089A JPH03155156A JP H03155156 A JPH03155156 A JP H03155156A JP 1294610 A JP1294610 A JP 1294610A JP 29461089 A JP29461089 A JP 29461089A JP H03155156 A JPH03155156 A JP H03155156A
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- mos transistor
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Links
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法、特に二重拡散ＭＯＳ
トランジスタ（ＤＭＯＳ）と、その他のＭＯ３型トラン
ジスタの両方を含む半導体装置の製造方法に関する。
トランジスタ（ＤＭＯＳ）と、その他のＭＯ３型トラン
ジスタの両方を含む半導体装置の製造方法に関する。
従来、ＤＭＯＳを形成する場合、ゲート電極をポリシリ
コンで形成後、そのゲート電極をマスクとして、ＤＭＯ
Ｓのボディと呼ばれるチャネル部となる部分をイオン注
入及びドライブインの工程で形成し、その後の同様にゲ
ート電極をマスクとしてイオン注入によりソースコンタ
クトを形成し、ドレインコンタクト・サブコンタクトを
レジストをマスクにしてイオン注入により形成する等の
方法を用いて作るのが広く用いられている。
コンで形成後、そのゲート電極をマスクとして、ＤＭＯ
Ｓのボディと呼ばれるチャネル部となる部分をイオン注
入及びドライブインの工程で形成し、その後の同様にゲ
ート電極をマスクとしてイオン注入によりソースコンタ
クトを形成し、ドレインコンタクト・サブコンタクトを
レジストをマスクにしてイオン注入により形成する等の
方法を用いて作るのが広く用いられている。
また、一般にＭＯＳトランジスタを形成する場合、しき
い値電圧の制御の為にチャネル部の表面不純物濃度を制
御するためのチャネルドープを、ゲート電極形成前に行
うことが広く行われている。
い値電圧の制御の為にチャネル部の表面不純物濃度を制
御するためのチャネルドープを、ゲート電極形成前に行
うことが広く行われている。
また、特に、ゲート電極をＮ型に濃く拡散したポリシリ
コンを用いてＰｃｈＭＯＳトランジスタを形成する場合
、しきい値が広くロジックトランジスタに要求される１
ｖ程度を実現するためには、埋込チャネルをチャネルド
ープを用いて形成するという方法が用いられている。
コンを用いてＰｃｈＭＯＳトランジスタを形成する場合
、しきい値が広くロジックトランジスタに要求される１
ｖ程度を実現するためには、埋込チャネルをチャネルド
ープを用いて形成するという方法が用いられている。
しかし、ＤＭＯＳとその池のＭＯＳトランジスタを同時
に形成しようとする場合、ゲート電極を形成した後にＤ
ＭＯＳのボディのドライブイン工程がある為に、ＭＯＳ
トランジスタに対して行われるチャネルドープによるし
きい値の制御が困難であり、特に埋込チャネルを形成し
た場合も、ボディのドライブインで埋込チャネルが壊さ
れてしまうこととなる。
に形成しようとする場合、ゲート電極を形成した後にＤ
ＭＯＳのボディのドライブイン工程がある為に、ＭＯＳ
トランジスタに対して行われるチャネルドープによるし
きい値の制御が困難であり、特に埋込チャネルを形成し
た場合も、ボディのドライブインで埋込チャネルが壊さ
れてしまうこととなる。
そこで、本発明の目的は、ＤＭＯＳと他のＭＯＳトラン
ジスタを同時に形成する場合に、ＭＯＳトランジスタの
しきい値電圧の制御を容易に可能とさせるところにある
。
ジスタを同時に形成する場合に、ＭＯＳトランジスタの
しきい値電圧の制御を容易に可能とさせるところにある
。
本発明は、以上の様な課題を解決するもので、ＤＭＯＳ
とその他のＭＯＳトランジスタを同時に形成する半導体
装置の製造時に、ＤＭＯＳのチャネル部となるボディの
ドライブイン工程を行った後、ゲート電極をスルーさせ
る加速電圧のイオン注入により、ＭＯＳトランジスタの
チャネルドープを行うことを特徴とする。
とその他のＭＯＳトランジスタを同時に形成する半導体
装置の製造時に、ＤＭＯＳのチャネル部となるボディの
ドライブイン工程を行った後、ゲート電極をスルーさせ
る加速電圧のイオン注入により、ＭＯＳトランジスタの
チャネルドープを行うことを特徴とする。
本発明の一実施例として、ＮｃｈＤＭＯ３と、ＰｃｈＭ
Ｏ５トランジスタを同時に形成する工程を示す。
Ｏ５トランジスタを同時に形成する工程を示す。
第１図（ａ）〜（ｅ）は本実施例となる半導体装置の製
造工程の主要工程ごとの断面図である。
造工程の主要工程ごとの断面図である。
以下、第１図（ａ）〜（ｅ）に従って本発明の実施例に
ついて説明する。
ついて説明する。
第１図（ａ）に示す様に、比抵抗２０ΩｃｍのＰ型基板
（１００）に、ドーズ量６Ｘ１０１２Ｃｍ−’の条件で
イオン注入を行い、５０時間１２００℃のドライブイン
によりＮウェル（１０１）を形成する。このウェルはＤ
ＭＯＳに於いてはドレイン部となり、ＰｃｈＭＯ３トラ
ンジスタに於いてはサブ領域となる。
（１００）に、ドーズ量６Ｘ１０１２Ｃｍ−’の条件で
イオン注入を行い、５０時間１２００℃のドライブイン
によりＮウェル（１０１）を形成する。このウェルはＤ
ＭＯＳに於いてはドレイン部となり、ＰｃｈＭＯ３トラ
ンジスタに於いてはサブ領域となる。
次に、第１図（ｂ）に示す様に、ＬＯＧＯ３膜（１０２
）を形成した後、ゲート酸化膜（１０３）を４００人形
成する。
）を形成した後、ゲート酸化膜（１０３）を４００人形
成する。
その後、第１ ＠ （ｃ ）に示す様に、ポリシリコン
で、ゲート電極（１０４）を形成する。（厚さ４０００
Ａ、シート抵抗１５Ω／Ｄ０）そして、レジスト（１０
５）とポリシリコンをマスクとして０ＭＯ８のボディを
形成するためのボロンをドーズ量ｌＸｌ０”ｃｍ−”で
イオン注入を行う。
で、ゲート電極（１０４）を形成する。（厚さ４０００
Ａ、シート抵抗１５Ω／Ｄ０）そして、レジスト（１０
５）とポリシリコンをマスクとして０ＭＯ８のボディを
形成するためのボロンをドーズ量ｌＸｌ０”ｃｍ−”で
イオン注入を行う。
次に、第１図（ｄ）に示す様に、ドライブインを１２０
０℃、２時間の条件で行ない、ボディ（１０６）を形成
し、ＰｃｈＭＯＳトランジスタ部以外をレジスト（１０
７）でマスクをして、加速電圧２００ＫｅＶでドーズ量
、５Ｘ１０”ｃｍ−２の条件で、ＰｃｈＭＯ５トランジ
スタのチャネルドープを行ない、埋込チャネル（１０８
）を形成する。
０℃、２時間の条件で行ない、ボディ（１０６）を形成
し、ＰｃｈＭＯＳトランジスタ部以外をレジスト（１０
７）でマスクをして、加速電圧２００ＫｅＶでドーズ量
、５Ｘ１０”ｃｍ−２の条件で、ＰｃｈＭＯ５トランジ
スタのチャネルドープを行ない、埋込チャネル（１０８
）を形成する。
その後、第１図（ｅ）に示す様にＤＭＯＳのドレインコ
ンタクト（１０９） 、ＤＭＯＳのソースコンタクト（
１１０）のためのリンのイオン注入、０ＭＯ８のサブコ
ンタクト（１１１） 、ＭＯＳトランジスタのドレイン
コンタクト（１１５）及びソースジンタクト（１１６）
を形成するためのイオン注入を行ない、層間絶縁膜（１
１２）を形成し、コンタクトホール（１１３）を形成し
た後、アルミ配線（１１４）を行ない、目的のＮｃ ｈ
ＤＭＯ５とＰｃｈＭＯＳトランジスタから成る半導体装
置を得る。
ンタクト（１０９） 、ＤＭＯＳのソースコンタクト（
１１０）のためのリンのイオン注入、０ＭＯ８のサブコ
ンタクト（１１１） 、ＭＯＳトランジスタのドレイン
コンタクト（１１５）及びソースジンタクト（１１６）
を形成するためのイオン注入を行ない、層間絶縁膜（１
１２）を形成し、コンタクトホール（１１３）を形成し
た後、アルミ配線（１１４）を行ない、目的のＮｃ ｈ
ＤＭＯ５とＰｃｈＭＯＳトランジスタから成る半導体装
置を得る。
以上の様な方法を用いることにより、ゲート電極にＮ４
ポリシリコンを用いたＰｃｈＭＯＳトランジスタとＮｃ
ｈＤＭＯ５トランジスタを同時に形成した半導体装置が
得られ、ＰｃｈＭＯＳトランジスタに於いては、埋込チ
ャネルが形成可能となったため、しきい値電圧が約０，
８ＶのＰｃｈＭＯ３トランジスタが得られることになっ
た。
ポリシリコンを用いたＰｃｈＭＯＳトランジスタとＮｃ
ｈＤＭＯ５トランジスタを同時に形成した半導体装置が
得られ、ＰｃｈＭＯＳトランジスタに於いては、埋込チ
ャネルが形成可能となったため、しきい値電圧が約０，
８ＶのＰｃｈＭＯ３トランジスタが得られることになっ
た。
第１図（ａ）〜（ｅ）は、本発明の一実施例である半導
体装置の製造方法を示す主要工程の断面図である。 １００・・−Ｐ型シリコン基板 １０１ ・ １０２ ・ １０Ｂ ・ １０４ ・ １０５ ・ １０６・ １０７ ・ １０８・ １０９ Φ １１０ ・ １１１ ・ １１２・ １１３幸 １１４ ・ １１５・ １１６Φ ・Ｎウェル ・ＬＯＧＯ３酸化膜 ・ゲート酸化膜 ・Ｎ＋ポリシリコンゲート ・レジストマスク ・Ｐ型ボディ φレジストマスク ・埋込チャネル ・ＤＭＯ５のドレインコンタクト ・ＤＭＯ５のソースコンタクト ・ＤＭＯ３のサブコンタクト ・層間絶縁膜 ・コンタクトホール ・アルミ配線 ・ＭＯＳトランジスタのドレインコ ンタクト ・＠ＭＯＳトランジスタのソースコン タクト 円 ト 慣１ｒ；Ａ （（Ａ”）
体装置の製造方法を示す主要工程の断面図である。 １００・・−Ｐ型シリコン基板 １０１ ・ １０２ ・ １０Ｂ ・ １０４ ・ １０５ ・ １０６・ １０７ ・ １０８・ １０９ Φ １１０ ・ １１１ ・ １１２・ １１３幸 １１４ ・ １１５・ １１６Φ ・Ｎウェル ・ＬＯＧＯ３酸化膜 ・ゲート酸化膜 ・Ｎ＋ポリシリコンゲート ・レジストマスク ・Ｐ型ボディ φレジストマスク ・埋込チャネル ・ＤＭＯ５のドレインコンタクト ・ＤＭＯ５のソースコンタクト ・ＤＭＯ３のサブコンタクト ・層間絶縁膜 ・コンタクトホール ・アルミ配線 ・ＭＯＳトランジスタのドレインコ ンタクト ・＠ＭＯＳトランジスタのソースコン タクト 円 ト 慣１ｒ；Ａ （（Ａ”）
Claims (1)
- 二重拡散ＭＯＳトランジスタ〈ＤＭＯＳ〉と、その他の
ＭＯＳトランジスタの両方を含む半導体装置の製造工程
に於いて、ＤＭＯＳのチャネル部となるボディを形成す
るためのドライブインの工程とその後、ゲート電極をス
ルーするだけの加速電圧でＭＯＳトランジスタのゲート
直下に不純物を注入する工程から成ることを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1294610A JPH03155156A (ja) | 1989-11-13 | 1989-11-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1294610A JPH03155156A (ja) | 1989-11-13 | 1989-11-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03155156A true JPH03155156A (ja) | 1991-07-03 |
Family
ID=17809989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1294610A Pending JPH03155156A (ja) | 1989-11-13 | 1989-11-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03155156A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003009374A1 (en) * | 2001-07-16 | 2003-01-30 | Renesas Technology Corp. | Production method of semiconductor device |
| JP2008507140A (ja) * | 2004-07-15 | 2008-03-06 | フェアチャイルド・セミコンダクター・コーポレーション | 非対称なヘテロドープされた高電圧のｍｏｓｆｅｔ（ａｈ２ｍｏｓ） |
| US7807514B2 (en) * | 2006-04-26 | 2010-10-05 | Eastman Kodak Company | CCD with improved charge transfer |
-
1989
- 1989-11-13 JP JP1294610A patent/JPH03155156A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003009374A1 (en) * | 2001-07-16 | 2003-01-30 | Renesas Technology Corp. | Production method of semiconductor device |
| JP2008507140A (ja) * | 2004-07-15 | 2008-03-06 | フェアチャイルド・セミコンダクター・コーポレーション | 非対称なヘテロドープされた高電圧のｍｏｓｆｅｔ（ａｈ２ｍｏｓ） |
| US7807514B2 (en) * | 2006-04-26 | 2010-10-05 | Eastman Kodak Company | CCD with improved charge transfer |
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