JPH0434768A - クロツク抽出回路 - Google Patents
クロツク抽出回路Info
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- JPH0434768A JPH0434768A JP2141972A JP14197290A JPH0434768A JP H0434768 A JPH0434768 A JP H0434768A JP 2141972 A JP2141972 A JP 2141972A JP 14197290 A JP14197290 A JP 14197290A JP H0434768 A JPH0434768 A JP H0434768A
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- G11B20/10222—Improvement or modification of read or write signals clock-related aspects, e.g. phase or frequency adjustment or bit synchronisation
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ産業上の利用分野
本発明はクロック抽出回路に関し、例えばデータレコー
ダの再生系に適用して好適なものである。
ダの再生系に適用して好適なものである。
Ｂ発明の概要
本発明は、クロック抽出回路において、入力データを基
準にして所定パルス幅で発生されたウィンドウパルス及
び制御電圧に応じて発生された基準クロックの位相に応
じて基準クロックの周波数を制御する際に、ウィンドウ
パルスのパルス幅及び基準クロックの周波数を、入力デ
ータの伝送レートに応じて切り換えるようにしたことに
より、入力データの伝送レートが可変された場合にも直
ちにロックし安定に入力データに含まれるクロックを抽
出し得る。
準にして所定パルス幅で発生されたウィンドウパルス及
び制御電圧に応じて発生された基準クロックの位相に応
じて基準クロックの周波数を制御する際に、ウィンドウ
パルスのパルス幅及び基準クロックの周波数を、入力デ
ータの伝送レートに応じて切り換えるようにしたことに
より、入力データの伝送レートが可変された場合にも直
ちにロックし安定に入力データに含まれるクロックを抽
出し得る。
Ｃ従来の技術
従来、磁気テープ上に所望の情報データを記録し再生す
るデータレコーダにおいては、情報データがクロックを
含んで変調されて磁気テープ上に記録され、再生時に再
生ディジタル信号に含まれるクロックを抽出するいわゆ
るセルフクロック方式によるデータ伝送が採用されてお
り、当該クロックに応じて再生ディジタル信号を復調し
て情報データを得るようになされている。
るデータレコーダにおいては、情報データがクロックを
含んで変調されて磁気テープ上に記録され、再生時に再
生ディジタル信号に含まれるクロックを抽出するいわゆ
るセルフクロック方式によるデータ伝送が採用されてお
り、当該クロックに応じて再生ディジタル信号を復調し
て情報データを得るようになされている。
すなわち、第２図に示すようにデータレコーダのデータ
再生装置１においては、磁気テープ２に記録された情報
データがヘッド３によって読み出された後、ヘッド増幅
回路４及びイコライザ回路５を通じて再生ＲＦ信号Ｓ０
として比較回路構成の２値化回路６に入力される。
再生装置１においては、磁気テープ２に記録された情報
データがヘッド３によって読み出された後、ヘッド増幅
回路４及びイコライザ回路５を通じて再生ＲＦ信号Ｓ０
として比較回路構成の２値化回路６に入力される。
この２値化回路６には所定の基準電圧ＶｌｆｆｉＦが供
給されており、これにより再生ＲＦ信号ＳＩＦを基準電
圧■１１のレベルに応じて２値化し、この結果得られる
入力データＤＴ、、がＤフリップフロップ７の入力端り
に入力されると共にクロック抽出回路８に入力される。
給されており、これにより再生ＲＦ信号ＳＩＦを基準電
圧■１１のレベルに応じて２値化し、この結果得られる
入力データＤＴ、、がＤフリップフロップ７の入力端り
に入力されると共にクロック抽出回路８に入力される。
この結果クロック抽出回路８は、入力データＤＴＩＮに
同期したクロックＣＫを抽出し、これをＤフリップフロ
ップ７のクロック端に供給すると共に、後段のディジタ
ル信号処理回路（図示せず）に送出する。
同期したクロックＣＫを抽出し、これをＤフリップフロ
ップ７のクロック端に供給すると共に、後段のディジタ
ル信号処理回路（図示せず）に送出する。
Ｄフリップフロップ７はクロックＣＫに応じたタイミン
グで入力データＤＴ４の同期化を行い、この結果得られ
る入力データＤＴＩＮ１をディジタル信号処理回路に送
出する。
グで入力データＤＴ４の同期化を行い、この結果得られ
る入力データＤＴＩＮ１をディジタル信号処理回路に送
出する。
かくしてディジタル信号処理回路はクロックＣＫのタイ
ミングに基づいて、入力データＤＴ、ｓ＋の復調処理を
実行し、このようにして情報データを再生し得るように
なされている。
ミングに基づいて、入力データＤＴ、ｓ＋の復調処理を
実行し、このようにして情報データを再生し得るように
なされている。
このクロック抽出回路８は第３図に示すように、データ
ウィンドウ発生回路９、位相比較回路１０、電圧制御型
発振器（ＶＣＯ）１１及びローパスフィルタ（ＬＰＦ）
１２を含むフェーズロックドループ（ＰＬＬ）で構成さ
れている。
ウィンドウ発生回路９、位相比較回路１０、電圧制御型
発振器（ＶＣＯ）１１及びローパスフィルタ（ＬＰＦ）
１２を含むフェーズロックドループ（ＰＬＬ）で構成さ
れている。
実際上入力データＤＴＩＮ（第４図（Ａ））はデータウ
ィンドウ発生回路９に入力され、この結果入力データＤ
ＴＩＮの立ち上がり及び立ち下がりエツジのタイミング
で、所定パルス幅で立ち上がるデータウィンドウパルス
ＤＴｗｏ（第４図（Ｂ））を発生し、これが位相比較回
路１０に入力される。
ィンドウ発生回路９に入力され、この結果入力データＤ
ＴＩＮの立ち上がり及び立ち下がりエツジのタイミング
で、所定パルス幅で立ち上がるデータウィンドウパルス
ＤＴｗｏ（第４図（Ｂ））を発生し、これが位相比較回
路１０に入力される。
またこの位相比較回路１０には■Ｃ０１１で発生し、入
力データＤＴＩＮに含まれるクロックにほぼ等しいクロ
ックＣＫ（第４図（Ｃ））が入力されている。
力データＤＴＩＮに含まれるクロックにほぼ等しいクロ
ックＣＫ（第４図（Ｃ））が入力されている。
これにより位相比較回路１０は例えば時点ｔ０からｔ、
で示すように、データウィンドウパルスＤＴＮＤの立ち
上がりパルスの中央の時点ｔｌのタイミングでクロック
ＣＫが立ち上がるエラー電圧■□１を発生し、これをＬ
ＰＦ １２を通じて平均値化して平均エラー電圧■□２
として■Ｃ０１１の発振周波数を制御する。
で示すように、データウィンドウパルスＤＴＮＤの立ち
上がりパルスの中央の時点ｔｌのタイミングでクロック
ＣＫが立ち上がるエラー電圧■□１を発生し、これをＬ
ＰＦ １２を通じて平均値化して平均エラー電圧■□２
として■Ｃ０１１の発振周波数を制御する。
このようにしてこのクロック抽出回路８は入力データＤ
Ｔ、、に含まれるクロックに位相が同期したクロックＣ
Ｋを抽出し、これを送出し得るようになされている。
Ｔ、、に含まれるクロックに位相が同期したクロックＣ
Ｋを抽出し、これを送出し得るようになされている。
ここでデータウィンドウ発生回路９は、第５図に示すよ
うに、抵抗Ｒ１、コンデンサＣ１及び増幅回路９Ａでな
る遅延回路とイクスクルーシブオア回路９Ｂで構成され
ており、入力データＤＴ、。
うに、抵抗Ｒ１、コンデンサＣ１及び増幅回路９Ａでな
る遅延回路とイクスクルーシブオア回路９Ｂで構成され
ており、入力データＤＴ、。
と所定分遅延された遅延データＤ Ｔ Ｉ Ｎ。との間
で排他的論理和演算が実行され、データウィンドウパル
スＤＴｏを発生するようになされている。
で排他的論理和演算が実行され、データウィンドウパル
スＤＴｏを発生するようになされている。
また位相比較回路１０は、第６図に示すように、電源■
６．及びアース間に第１の電流源１０Ａ、第１、第２の
スイッチ回路ＳＷａ、ＳＷい及び第２の電流源１０Ｂが
直列接続され、第１及び第２のスイッチ回路ＳＷＡ及び
ＳＷ、の接続中点がコンデンサＣ２を通じて接地される
と共に増幅回路１０Ｃを通じてエラー電圧Ｖ□、として
送出される。
６．及びアース間に第１の電流源１０Ａ、第１、第２の
スイッチ回路ＳＷａ、ＳＷい及び第２の電流源１０Ｂが
直列接続され、第１及び第２のスイッチ回路ＳＷＡ及び
ＳＷ、の接続中点がコンデンサＣ２を通じて接地される
と共に増幅回路１０Ｃを通じてエラー電圧Ｖ□、として
送出される。
実際上この位相比較回路１０においてはデータウィンド
ウパルスＤＴｗ、、及びクロックＣＫに応じて第１及び
第２のスイッチ制御信号ＣＮＴＡ及びｃＮＴｍを発生し
、第１及び第２のスイッチ回路Ｓ Ｗ ａ及びＳＷｍを
切換制御して、位相比較動作を実行し得るようになされ
ている。
ウパルスＤＴｗ、、及びクロックＣＫに応じて第１及び
第２のスイッチ制御信号ＣＮＴＡ及びｃＮＴｍを発生し
、第１及び第２のスイッチ回路Ｓ Ｗ ａ及びＳＷｍを
切換制御して、位相比較動作を実行し得るようになされ
ている。
すなわちこの第１及び第２のスイッチ制御信号ＣＮＴ＆
及びＣＮＴｌによって、第１及び第２のスイッチ回路Ｓ
Ｗａ及びＳＷｓは、データウィンドウパルスＤＴ、。が
論理「Ｌ」レベルを有する期間の間共にオフ状態に制御
されている。
及びＣＮＴｌによって、第１及び第２のスイッチ回路Ｓ
Ｗａ及びＳＷｓは、データウィンドウパルスＤＴ、。が
論理「Ｌ」レベルを有する期間の間共にオフ状態に制御
されている。
またデータウィンドウパルスＤＴ＠ｅが論理ｒｌ（Ｊレ
ベルを有し、かつクロックＣＫが論理「Ｌ」レベルを有
する期間（例えば時点ｔ０〜１＋）の間、第１のスイッ
チ回路ＳＷ、のみオン状態に制御され、これによりコン
デンサＣ２が充電される。
ベルを有し、かつクロックＣＫが論理「Ｌ」レベルを有
する期間（例えば時点ｔ０〜１＋）の間、第１のスイッ
チ回路ＳＷ、のみオン状態に制御され、これによりコン
デンサＣ２が充電される。
さらにデータウィンドウパルスＤＴｗｍ及びクロックＣ
Ｋが論理ｒＨ，レベルを有する期間（例えば時点ｔ、〜
ｔ２）の間、第１のスイッチ回路ＳＷ、がオフ状態に制
御され第２のスイッチ回路ＳＷ１がオン状態に制御され
、これによりコンデンサＣ２が放電される。
Ｋが論理ｒＨ，レベルを有する期間（例えば時点ｔ、〜
ｔ２）の間、第１のスイッチ回路ＳＷ、がオフ状態に制
御され第２のスイッチ回路ＳＷ１がオン状態に制御され
、これによりコンデンサＣ２が放電される。
かくしてクロックＣＫ及びデータウィンドウパルスＤＴ
、、の位相が一致して、クロックＣＫの立ち上がりエツ
ジがデータウィンドウパルスＤＴ、。
、、の位相が一致して、クロックＣＫの立ち上がりエツ
ジがデータウィンドウパルスＤＴ、。
の立ち上がりパルスの中央のタイミングに存在するとき
、コンデンサＣ２の充電期間と放電期間が等しく、この
結果増幅回路１０Ｃを通じて値「０」のエラー電圧■１
□が送出される。
、コンデンサＣ２の充電期間と放電期間が等しく、この
結果増幅回路１０Ｃを通じて値「０」のエラー電圧■１
□が送出される。
これに対してクロックＣＫ及びデータウィンドウパルス
ＤＴｗ、の位相がずれると、コンデンサＣ２の充電期間
又は放を期間のバランスがずれ、コンデンサ０２両端の
平均電圧が変化することにより、増幅回路１０Ｃを通じ
てその電圧分に応じたエラー電圧Ｖ□、が送出される。
ＤＴｗ、の位相がずれると、コンデンサＣ２の充電期間
又は放を期間のバランスがずれ、コンデンサ０２両端の
平均電圧が変化することにより、増幅回路１０Ｃを通じ
てその電圧分に応じたエラー電圧Ｖ□、が送出される。
このようにしてこのクロック抽出回路８の場合、クロッ
クＣＫがデータウィンドウパルスＤＴ−ｏの立ち上がり
パルスの中央のタイミングで立ち上がるように制御し、
入力データＤ Ｔ Ｉｓに含まれるクロックに位相が同
期したクロックＣＫを送出し得るようになされている。
クＣＫがデータウィンドウパルスＤＴ−ｏの立ち上がり
パルスの中央のタイミングで立ち上がるように制御し、
入力データＤ Ｔ Ｉｓに含まれるクロックに位相が同
期したクロックＣＫを送出し得るようになされている。
Ｄ発明が解決しようとする課題
ところでかかる構成のデータ再生装置１においては、例
えば磁気テープ２０走行速度及びヘッド３が載置された
ドラムの回転速度等を制御して、磁気テープ２の記録ト
ラック方同に対するヘッド３の相対速度を維持した状態
で、入力データＤＴＩＮの伝送レートを１ノ１倍速でな
る標準レートから１／２倍速、１７４倍速、１７８倍速
、１ノ１６倍速、１７２４倍達でなる低速レートに可変
し得るようになされたものがある。
えば磁気テープ２０走行速度及びヘッド３が載置された
ドラムの回転速度等を制御して、磁気テープ２の記録ト
ラック方同に対するヘッド３の相対速度を維持した状態
で、入力データＤＴＩＮの伝送レートを１ノ１倍速でな
る標準レートから１／２倍速、１７４倍速、１７８倍速
、１ノ１６倍速、１７２４倍達でなる低速レートに可変
し得るようになされたものがある。
ところがこのように入力データＤＴＩＮの伝送レートが
例えば１ノ１倍速から１／２倍速に可変された場合、１
７１倍速に適応したデータウィンドウＤ Ｔ −Ｄの立
ち上がりパルス幅で、１ノ２倍達の伝送レートでなる入
力データＤ Ｔ Ｉ Ｎをロックさせようとすると、単
位時間内におけるデータウィンドウＤＴＭＤの立ち上が
りパルス数が１７２倍に少な（なることにより、コンデ
ンサＣ２に対する充放電が十分に行われず、ＰＬＬがロ
ックするまでの時間が長（なり安定性が劣化する問題が
あった。
例えば１ノ１倍速から１／２倍速に可変された場合、１
７１倍速に適応したデータウィンドウＤ Ｔ −Ｄの立
ち上がりパルス幅で、１ノ２倍達の伝送レートでなる入
力データＤ Ｔ Ｉ Ｎをロックさせようとすると、単
位時間内におけるデータウィンドウＤＴＭＤの立ち上が
りパルス数が１７２倍に少な（なることにより、コンデ
ンサＣ２に対する充放電が十分に行われず、ＰＬＬがロ
ックするまでの時間が長（なり安定性が劣化する問題が
あった。
本発明は以上の点を考慮してなされたもので、入力デー
タの伝送レートが可変された場合にも直ちにロックして
入力データに含まれるクロックを抽出し得るクロック抽
出回路を提案しようとするものである。
タの伝送レートが可変された場合にも直ちにロックして
入力データに含まれるクロックを抽出し得るクロック抽
出回路を提案しようとするものである。
８課題を解決するための手段
かかる課題を解決するため本発明においては、セルフク
ロック方式で伝送される人力データＤＴいに含まれるク
ロックを抽出するクロック抽出回路２０において、入力
データＤ Ｔ Ｉ Ｎの立ち上がり及び又は立ち下がり
のタイミングを基準にして立ち上がり又は立ち下がり、
所定パルス幅でなるウィンドウパルスＤＴ−０１を発生
するウィンドウ発生手段２１と、制御電圧Ｖ□工、■□
２に応じて所定周波数の基準クロックＣＫ、を発生する
電圧制御型発振手段２３と、基準クロックＣＫ。
ロック方式で伝送される人力データＤＴいに含まれるク
ロックを抽出するクロック抽出回路２０において、入力
データＤ Ｔ Ｉ Ｎの立ち上がり及び又は立ち下がり
のタイミングを基準にして立ち上がり又は立ち下がり、
所定パルス幅でなるウィンドウパルスＤＴ−０１を発生
するウィンドウ発生手段２１と、制御電圧Ｖ□工、■□
２に応じて所定周波数の基準クロックＣＫ、を発生する
電圧制御型発振手段２３と、基準クロックＣＫ。
及びウィンドウパルスＤＴ＠、、の位相を比較し、その
位相差に応じた制御電圧■□ｌ、■□２を発生して電圧
制御型発振手段２３に帰還し、基準クロックＧＫ、の周
波数を制御する位相比較手段ｌ０とを設け、ウィンドウ
パルスＤＴ１．ｌＤｌのパルス幅及び基準クロックＣＫ
、の周波数を、入力データＤ Ｔ Ｉ Ｎの伝送レート
Ｃｕｔに応じて切り換えるようにした。
位相差に応じた制御電圧■□ｌ、■□２を発生して電圧
制御型発振手段２３に帰還し、基準クロックＧＫ、の周
波数を制御する位相比較手段ｌ０とを設け、ウィンドウ
パルスＤＴ１．ｌＤｌのパルス幅及び基準クロックＣＫ
、の周波数を、入力データＤ Ｔ Ｉ Ｎの伝送レート
Ｃｕｔに応じて切り換えるようにした。
Ｆ作用
ウィンドウパルスＤＴ−ｏ１のパルス幅及び基準クロッ
クＣＫ、の周波数を、入力データＤＴＩＮの伝送レート
ＣＩＴに応じて切り換えるようにしたことにより、入力
データＤＴ４の伝送レートＣＩｌアが可変された場合に
も直ちにロックし安定に入力データＤＴ、Ｎに含まれる
クロックＣＫ、を抽出し得る。
クＣＫ、の周波数を、入力データＤＴＩＮの伝送レート
ＣＩＴに応じて切り換えるようにしたことにより、入力
データＤＴ４の伝送レートＣＩｌアが可変された場合に
も直ちにロックし安定に入力データＤＴ、Ｎに含まれる
クロックＣＫ、を抽出し得る。
Ｇ実施例
以下図面について、本発明の一実施例を詳述する。
第３図との対応部分に同一符号を付して示す第１図にお
いて、２０は全体として本発明によるクロック抽出回路
を示し、入力データＤＴ、、がデータウィンドウ発生回
路２１に入力される。
いて、２０は全体として本発明によるクロック抽出回路
を示し、入力データＤＴ、、がデータウィンドウ発生回
路２１に入力される。
このデータウィンドウ発生回路２１は抵抗Ｒ１０、それ
ぞれ一端が第１、第２のスイッチ回路２１Ａ、２１Ｂを
通じて接地された第１、第２のコンデンサＣｌ０１Ｃ１
ｌ及び増幅回路２ＩＣでなる遅延回路とイクスクルーシ
ブオア回路２１Ｄで構成されており、入力データＤＴＩ
Ｎと所定分遅延された遅延データＤＴ４．１との間で排
他的論理和演算が実行され、この結果データウィンドウ
パルスＤＴ、、、を発生するようになされている。
ぞれ一端が第１、第２のスイッチ回路２１Ａ、２１Ｂを
通じて接地された第１、第２のコンデンサＣｌ０１Ｃ１
ｌ及び増幅回路２ＩＣでなる遅延回路とイクスクルーシ
ブオア回路２１Ｄで構成されており、入力データＤＴＩ
Ｎと所定分遅延された遅延データＤＴ４．１との間で排
他的論理和演算が実行され、この結果データウィンドウ
パルスＤＴ、、、を発生するようになされている。
この実施例の場合、入力データＤ Ｔ Ｉ Ｎに応じて
操作入力された伝送レートＣ，Ｉアが、例えばシステム
制御回路（図示せず）を通じてレート制御回路２２に入
力されている。
操作入力された伝送レートＣ，Ｉアが、例えばシステム
制御回路（図示せず）を通じてレート制御回路２２に入
力されている。
レート制御回路２２は伝送レートｃｌｌアに応じて制御
信号ＣＮＴｌ、ＣＮＴ２を発生し、データウィンドウ発
生回路２１の第１及び第２のスイッチ回路２１Ａ及び２
１Ｂを選択制御する。
信号ＣＮＴｌ、ＣＮＴ２を発生し、データウィンドウ発
生回路２１の第１及び第２のスイッチ回路２１Ａ及び２
１Ｂを選択制御する。
この結果増幅回路２ＩＣから出力される遅延データＤＴ
、Ｎ、、の遅延量がコンデンサ容量によって切り換えら
れ、これによりデータウィンドウパルスＤ Ｔ −ｏ
＋の立ち上がりパルス幅を伝送レートＣｆｆ１Ｔに応じ
て切換毎るようになされている。
、Ｎ、、の遅延量がコンデンサ容量によって切り換えら
れ、これによりデータウィンドウパルスＤ Ｔ −ｏ
＋の立ち上がりパルス幅を伝送レートＣｆｆ１Ｔに応じ
て切換毎るようになされている。
かくして入力データＤＴ、、４の伝送レートＣ０が、例
えば１７１倍速から１７２倍速に可変された場合にも、
当該１７２倍速の伝送レートＣＲＴに適応したデータウ
ィンドウＤＴｏ！で、クロックＣＫ、を入力データＤ
Ｔ ｒ ｓにロックさせることができ、かくして直ちに
ＰＬＬをロックさせ得ると共に安定に入力データＤ Ｔ
Ｉ Ｎに含まれるクロックを抽出し得る。
えば１７１倍速から１７２倍速に可変された場合にも、
当該１７２倍速の伝送レートＣＲＴに適応したデータウ
ィンドウＤＴｏ！で、クロックＣＫ、を入力データＤ
Ｔ ｒ ｓにロックさせることができ、かくして直ちに
ＰＬＬをロックさせ得ると共に安定に入力データＤ Ｔ
Ｉ Ｎに含まれるクロックを抽出し得る。
またこのクロック抽出回路２０の場合、■ＣＯ２３にも
入力データＤＴ、、の伝送レー）Ｃえ、が入力され、当
該伝送レートＣ１？に応じてクロックＣＫ１の周波数を
切換制御することにより、全体として疑似ロック等の発
生を未然に防止して、安定に入力データＤＴＩＮのセル
フクロックを抽出してクロックＣＫ、を得るようになさ
れている。
入力データＤＴ、、の伝送レー）Ｃえ、が入力され、当
該伝送レートＣ１？に応じてクロックＣＫ１の周波数を
切換制御することにより、全体として疑似ロック等の発
生を未然に防止して、安定に入力データＤＴＩＮのセル
フクロックを抽出してクロックＣＫ、を得るようになさ
れている。
以上の構成によれば、ウィンドウパルスのパルス幅及び
基準クロックの周波数を、入力データの伝送レートに応
じて切り換えるようにしたことにより、入力データの伝
送レートが可変された場合にも直ちにロックし安定に入
力データに含まれるクロックを抽出し得るクロック抽出
回路を実現できる。
基準クロックの周波数を、入力データの伝送レートに応
じて切り換えるようにしたことにより、入力データの伝
送レートが可変された場合にも直ちにロックし安定に入
力データに含まれるクロックを抽出し得るクロック抽出
回路を実現できる。
なお上述の実施例においては、ウィンドウパルスが入力
データＤＴＩＮの立ち上がり及び立ち下がりエツジのタ
イミングで立ち上がる場合について述べたが、ウィンド
ウパルスはこれに限らず、入力データＤＴ０の立ち上が
り又は立ち下がりエツジの何れかのタイミングで立ち上
がるようにしても良く、さらにこのタイミングでウィン
ドウパルスが立ち下がるようにしても良い。
データＤＴＩＮの立ち上がり及び立ち下がりエツジのタ
イミングで立ち上がる場合について述べたが、ウィンド
ウパルスはこれに限らず、入力データＤＴ０の立ち上が
り又は立ち下がりエツジの何れかのタイミングで立ち上
がるようにしても良く、さらにこのタイミングでウィン
ドウパルスが立ち下がるようにしても良い。
また上述の実施例においては、ウィンドウパルスが入力
データＤＴ、、のエツジのタイミングで立ち上がるよう
にした場合について述べたが、ウィンドウパルスの立ち
上がりは、これに代え入力データＤＴ工のエツジを基準
にして所定量だけ遅延したタイミングで立ち上がるよう
にしても良い。
データＤＴ、、のエツジのタイミングで立ち上がるよう
にした場合について述べたが、ウィンドウパルスの立ち
上がりは、これに代え入力データＤＴ工のエツジを基準
にして所定量だけ遅延したタイミングで立ち上がるよう
にしても良い。
さらに上述の実施例においては、ウィンドウバルスのパ
ルス幅を遅延回路の複数のコンデンサを切り換えて可変
したが、これに代え可変容量型ダイオード等を制御して
遅延量を可変制御するようにしても良い。
ルス幅を遅延回路の複数のコンデンサを切り換えて可変
したが、これに代え可変容量型ダイオード等を制御して
遅延量を可変制御するようにしても良い。
また上述の実施例においては、入力データと当該入力デ
ータを遅延した遅延データとの排他的論理和演算を実行
して、ウィンドウパルスを発生する場合について述べた
が、ウィンドウパルスはこれに限らず、入力データＤ
Ｔ ｒ ｓのエツジを基準にして発生しパルス幅を可変
し得るようにすれば、マルチバイブレータ等を用いても
上述の実施例と同様の効果を実現できる。
ータを遅延した遅延データとの排他的論理和演算を実行
して、ウィンドウパルスを発生する場合について述べた
が、ウィンドウパルスはこれに限らず、入力データＤ
Ｔ ｒ ｓのエツジを基準にして発生しパルス幅を可変
し得るようにすれば、マルチバイブレータ等を用いても
上述の実施例と同様の効果を実現できる。
さらに上述の実施例においては、本発明をデータレコー
ダの再生系に適用した場合について述べたが、本発明は
これに限らず、要はセルフクロツタ方式で伝送される入
力データに含まれるクロックを抽出する場合に広く適用
して好適なものである。
ダの再生系に適用した場合について述べたが、本発明は
これに限らず、要はセルフクロツタ方式で伝送される入
力データに含まれるクロックを抽出する場合に広く適用
して好適なものである。
Ｈ発明の効果
上述のように本発明によれば、入力データを基準にして
所定パルス幅で発生されたうイントウパルス及び制御電
圧に応じて発生された基準クロックの位相に応じて基準
クロックの周波数を制御する際に、ウィンドウパルスの
パルス幅及び基準クロックの周波数を、入力データの伝
送レートに応じて切り換えるようにしたことにより、入
力データの伝送レートが可変された場合にも直ちにロッ
クし安定に入力データに含まれるクロックを抽出し得る
クロック抽出回路を実現できる。
所定パルス幅で発生されたうイントウパルス及び制御電
圧に応じて発生された基準クロックの位相に応じて基準
クロックの周波数を制御する際に、ウィンドウパルスの
パルス幅及び基準クロックの周波数を、入力データの伝
送レートに応じて切り換えるようにしたことにより、入
力データの伝送レートが可変された場合にも直ちにロッ
クし安定に入力データに含まれるクロックを抽出し得る
クロック抽出回路を実現できる。
第１図は本発明によるクロック抽出回路の一実施例を示
すブロック図、第２図はデータ再生装置を示すブロック
図、第３図は従来のクロック抽出回路を示すブロック図
、第４図はその動作の説明に供するタイミングチャート
、第５図はデータウィンドウ発生回路を示す接続図、第
６図は位相比較回路を示す接続図である。 ８．２０・・・・・・クロック抽出回路、９．２１・・
・・・・データウィンドウ発生回路、１０・・・・・・
位相比較回路、１１．２３・・・川ＶＣＯ１１２・旧・
・ＬＰＦ、２２・・・・・・レート制御回路。
すブロック図、第２図はデータ再生装置を示すブロック
図、第３図は従来のクロック抽出回路を示すブロック図
、第４図はその動作の説明に供するタイミングチャート
、第５図はデータウィンドウ発生回路を示す接続図、第
６図は位相比較回路を示す接続図である。 ８．２０・・・・・・クロック抽出回路、９．２１・・
・・・・データウィンドウ発生回路、１０・・・・・・
位相比較回路、１１．２３・・・川ＶＣＯ１１２・旧・
・ＬＰＦ、２２・・・・・・レート制御回路。
Claims (1)
- 【特許請求の範囲】 セルフクロック方式で伝送される入力データに含まれる
クロックを抽出するクロック抽出回路において、 上記入力データの立ち上がり及び又は立ち下がりのタイ
ミングを基準にして立ち上がり又は立ち下がり、所定パ
ルス幅でなるウィンドウパルスを発生するウィンドウ発
生手段と、 制御電圧に応じて所定周波数の基準クロックを発生する
電圧制御型発振手段と、 上記基準クロック及び上記ウィンドウパルスの位相を比
較し、当該位相差に応じた上記制御電圧を発生して上記
電圧制御型発振手段に帰還し、上記基準クロックの上記
周波数を制御する位相比較手段と を具え、上記ウィンドウパルスの上記パルス幅及び上記
基準クロックの上記周波数を、上記入力データの伝送レ
ートに応じて切り換えるようにした ことを特徴とするクロック抽出回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2141972A JPH0434768A (ja) | 1990-05-31 | 1990-05-31 | クロツク抽出回路 |
| US07/706,205 US5260841A (en) | 1990-05-31 | 1991-05-28 | Clock extracting circuit |
| KR1019910008911A KR100221885B1 (ko) | 1990-05-31 | 1991-05-30 | 클럭 추출 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2141972A JPH0434768A (ja) | 1990-05-31 | 1990-05-31 | クロツク抽出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0434768A true JPH0434768A (ja) | 1992-02-05 |
Family
ID=15304407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2141972A Pending JPH0434768A (ja) | 1990-05-31 | 1990-05-31 | クロツク抽出回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5260841A (ja) |
| JP (1) | JPH0434768A (ja) |
| KR (1) | KR100221885B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2888398B2 (ja) * | 1992-12-10 | 1999-05-10 | 株式会社日立製作所 | ディジタル情報再生装置 |
| US5399995A (en) * | 1994-04-08 | 1995-03-21 | Raytheon Company | CMOS circuit providing 90 degree phase delay |
| JP3340558B2 (ja) * | 1994-06-14 | 2002-11-05 | 松下電器産業株式会社 | 信号検出装置およびそれを用いたクロック再生装置 |
| JP2859189B2 (ja) * | 1995-12-27 | 1999-02-17 | 日本電気アイシーマイコンシステム株式会社 | タイミングエラー検出回路 |
| DK172992B1 (da) * | 1998-09-14 | 1999-11-01 | Adler Randi | Fremgangsmåde til opdræt af svin og svinesti til brug ved udøvelse af fremgangsmåden |
| CN1808446A (zh) * | 2005-01-22 | 2006-07-26 | 鸿富锦精密工业（深圳）有限公司 | 高速电路中耦合传输线等效模型的撷取方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4356518A (en) * | 1980-02-01 | 1982-10-26 | Ampex Corporation | High frequency digital PCM decoding apparatus |
| JPH079736B2 (ja) * | 1986-12-27 | 1995-02-01 | パイオニア株式会社 | 磁気記録再生装置 |
| US5142420A (en) * | 1989-04-28 | 1992-08-25 | Matsushita Electric Industrial Co., Ltd. | Sampling frequency reproduction system |
-
1990
- 1990-05-31 JP JP2141972A patent/JPH0434768A/ja active Pending
-
1991
- 1991-05-28 US US07/706,205 patent/US5260841A/en not_active Expired - Lifetime
- 1991-05-30 KR KR1019910008911A patent/KR100221885B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5260841A (en) | 1993-11-09 |
| KR910020698A (ko) | 1991-12-20 |
| KR100221885B1 (ko) | 1999-09-15 |
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