JPH04348072A - 不揮発性半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は不揮発性半導体記憶装置
の製造方法に係り、特に浮遊ゲ−ト電極と制御ゲート電
極からなる２層ゲート電極構造の不揮発性メモリ・トラ
ンジスタと単一ゲート電極構造の周辺回路用ＭＯＳトラ
ンジスタとを同一半導体基板上に形成するための不揮発
性半導体記憶装置の製造方法に関する。

【０００２】

【従来の技術】浮遊ゲート電極と制御ゲート電極からな
る２層ゲート電極構造の不揮発性メモリ・トランジスタ
では、２層ゲート電極間の容量結合を大きくとることが
高性能化を実現する重要なポイントの一つとなっている
。

【０００３】２層ゲート電極間の層間絶縁膜としては、
浮遊ゲート電極を構成するポリシリコンの熱酸化膜がこ
れまで広く用いられてきたが、メモリセル面積を犠牲に
せずに上記容量結合を増大させるには、この熱酸化膜の
薄膜化が必要になる。しかしながら、ポリシリコン酸化
膜は単結晶シリコンの熱酸化膜に比べて電流が流れやす
く、絶縁耐圧も低いため、薄膜化が困難であった。

【０００４】これに対して、酸化膜より高誘電率の材料
で層間絶縁膜を構成することができれば、薄膜化をせず
に容量結合を増大させることが可能になる。従って、特
開昭６０−１４５６６６号公報あるいは特開昭６１−２
２９３６８号公報では上記の考えに基づき、薄いシリコ
ン酸化膜と高誘電率のシリコン窒化膜との２層膜で層間
絶縁膜を構成した不揮発性記憶装置が開示されている。 また、特公平２−２３１０号公報及び特公平２−２３１
１号公報には、シリコン窒化膜の上下に薄いシリコン酸
化膜を設けて層間絶縁膜とした不揮発性記憶装置及びそ
の製造方法が開示されている。

【０００５】この様に層間絶縁膜に高誘電率材料を用い
る方式は、製造プロセスの低温化の面でも有利である。 ポリシリコンの熱酸化膜を層間絶縁膜に用いる場合、リ
ーク電流をデータ保持特性の許容範囲内に抑えるために
は１０００℃乃至１１５０℃程度の高温酸化が必要であ
った。これに対して、上記公知例では、化学気相堆積法
（ＣＶＤ法）によるシリコン窒化膜を用いれば、薄いシ
リコン酸化膜の形成も含めて８００℃乃至９２０℃程度
にプロセスを低温化できることが示されている。

【０００６】一方、ポリシリコン酸化膜を層間絶縁膜に
用いた不揮発性メモリ・トランジスタを、単一ゲート電
極構造の周辺回路用ＭＯＳトランジスタと同一半導体基
板上に形成する製造方法に関しては、特開昭６１−４２
１７１号公報及び特開昭６２−１５０７８１号公報にそ
れぞれ開示されている。

【０００７】特開昭６１−４２１７１号公報では２層の
導電層（例えばポリシリコン膜）を用い、第１層目及び
第２層目の導電層でメモリ・トランジスタの２層ゲート
電極を形成するとともに、同じ第２層目の導電層で周辺
回路用ＭＯＳトランジスタの単一ゲート電極を形成する
製造方法が開示されている。

【０００８】また、特開昭６２−１５０７８１号公報で
は３層の導電層を用い、第１層目及び第２層目の導電層
でメモリ・トランジスタの２層ゲート電極を形成し、第
２層目及び第３層目の導電層で周辺回路用ＭＯＳトラン
ジスタの単一ゲート電極をそれぞれ形成する製造方法が
開示されている。

【０００９】２層ゲート電極構造の不揮発性メモリ・ト
ランジスタを不揮発性記憶装置のメモリセルとして動作
させるためには、これを駆動する周辺回路用ＭＯＳトラ
ンジスタを同一半導体基板上に形成する必要がある。

【００１０】既に述べたように、不揮発性メモリ・トラ
ンジスタの層間絶縁膜をポリシリコン酸化膜で構成する
場合には、それに適した製造方法が公知例として明らか
にされている。しかしながら、層間絶縁膜の少なくとも
一部に、従来の技術で述べたシリコン窒化膜のような高
誘電率材料を利用しようとすると、従来技術の組合せで
は以下に示すような問題が生じる。

【００１１】すなわち、層間絶縁膜にシリコン窒化膜の
如き高誘電率材料を用いる場合には、当然、層間絶縁膜
と周辺回路用ＭＯＳトランジスタのゲート酸化膜とを異
なる工程で形成しなければならないが、この２つの工程
が相互に悪影響を及ぼしあうため、層間絶縁膜及びゲー
ト酸化膜の信頼度を確保するのが困難であると言う問題
である。

【００１２】具体的には、周辺回路用ＭＯＳトランジス
タを形成する領域の基板上では、メモリ・トランジスタ
の層間絶縁膜として設けた高誘電率膜を除去した後にゲ
ート酸化を行なうことになるが、高誘電率膜の除去の際
に剥き出しになった基板に与えられる汚染あるいはダメ
ージがゲート酸化膜の信頼度を低下させると言うもので
ある。

【００１３】すなわち、メモリ・トランジスタ領域のシ
リコン窒化膜上のみにホトレジストを被覆し、ドライエ
ッチングによって周辺回路用ＭＯＳトランジスタ部のシ
リコン窒化膜を除去するに際して、シリコン窒化膜とシ
リコン酸化膜とのエッチ・レートの比が充分に取れない
ため、周辺回路用ＭＯＳトランジスタ部のシリコン窒化
膜下のシリコン酸化膜もドライエッチングを蒙ることに
より、その下のシリコン基板表面にダメージを受けたり
、ドライエッチング装置よりの重金属等がその下のシリ
コン基板表面に導入され、表面が汚染されると言うもの
である。

【００１４】また、メモリ・トランジスタ領域の層間絶
縁膜も、上記シリコン窒化膜の除去工程の際にホトレジ
スト膜を塗布されたり、あるいは周辺回路領域にゲート
酸化膜を形成する前の洗浄工程に曝されたりするため、
低電界におけるリーク電流が増大したり、絶縁耐圧の確
保が困難となると言う問題も有る。

【００１５】一方、特開平２−８４７７６号公報では、
周辺回路部のＭＯＳトランジスタのゲート絶縁膜および
メモリ・トランジスタ部の２層ゲート電極構造の層間絶
縁膜へのドライエッチングのプラズマダメージを解決す
るために次のような不揮発性半導体記憶装置の製造方法
が開示されている。

【００１６】この方法は、不揮発性半導体記憶装置のメ
モリ・トランジスタ部の２層ゲート電極構造の層間絶縁
膜であるシリコン酸化膜、シリコン窒化膜、シリコン酸
化膜の３層の層間絶縁膜の上に更にシリコン窒化膜を形
成した後、メモリ・セル部にホトレジスタパターンを部
分的に残して、周辺回路部のＭＯＳトランジスタ部のシ
リコン窒化膜、シリコン酸化膜、シリコン窒化膜、シリ
コン酸化膜の４層を上から順次エッチングして下部シリ
コン酸化膜をある程度基板上に残した状態でアッシャー
処理によってホトレジストパターンを除去することによ
って、シリコン酸化膜、シリコン窒化膜、シリコン酸化
膜の３層を上部のシリコン窒化膜で覆い、周辺回路部の
ＭＯＳトランジスタのシリコン基板表面の下地のシリコ
ン酸化膜でカバーしてプラズマアッシャーの影響を受け
ないようにしたものである。

【００１７】

【発明が解決しようとする課題】しかしながら、本発明
者等の検討により、特開平２−８４７７６号公報に記載
の製造方法では、更に下記の如き問題を有することが明
らかとされた。

【００１８】しなわち、この問題は、メモリ・トランジ
スタ部の４層目のシリコン窒化膜を熱リン酸によりウエ
ットエッチングで除去するに際して、シリコン酸化膜、
シリコン窒化膜、シリコン酸化膜の３層からなるメモリ
・トランジスタ部の層間絶縁膜および周辺回路部のＭＯ
Ｓトランジスタ部の下地のシリコン酸化膜が熱リン酸に
よりダメージを受け、不揮発性半導体記憶装置の信頼性
を向上することが出来ないと言うものである。

【００１９】従って、本発明は２層ゲート電極構造の不
揮発性メモリ・トランジスタと、これを駆動する周辺回
路用ＭＯＳトランジスタとを同一半導体基板上に備えた
不揮発性半導体記憶装置の開発に際して上述の如き検討
結果を基にして為されたものであり、その目的とすると
ころは、メモリ・トランジスタの層間絶縁膜の少なくと
も一部にシリコン熱酸化膜以外の高誘電率膜材料を用い
る場合に、周辺回路用ＭＯＳトランジスタのゲート酸化
膜の信頼性を高いレベルに保つ事が可能となる不揮発性
半導体記憶装置の製造方法を提供することにある。

【００２０】また、本発明の他の目的とするところは、
２層ゲート電極構造の不揮発性メモリ・トランジスタの
層間絶縁膜の信頼性を共に高いレベルに保つ事が可能と
なる不揮発性半導体記憶装置の製造方法を提供すること
にある。

【００２１】

【課題を解決するための手段】上記の目的は、以下の解
決方法に達成されることができる。

【００２２】第１の解決方法としては、２層ゲート電極
構造（５、７）を有する不揮発性メモリ・トランジスタ
の高誘電率層間絶縁膜（６）を形成する前に、周辺回路
用ＭＯＳトランジスタを形成する領域の基板上を、基板
の熱酸化膜（３）と化学気相堆積法によって形成した導
電膜（例えば多結晶シリコン膜）（５）で順次被覆して
おくものである（図１参照）。

【００２３】さらに、第２の解決手段としては、２層ゲ
ート電極構造（５、７）を有する不揮発性メモリ・トラ
ンジスタの高誘電率層間絶縁膜（６）と同時に形成され
た絶縁膜（６）を周辺回路用ＭＯＳトランジスタ領域上
で選択的に除去する前に、最終的に２層ゲート電極構造
の不揮発性メモリ・トランジスタの制御ゲート電極の少
なくとも一部となる導電膜（例えば多結晶シリコン膜）
（７）にて不揮発性メモリ・トランジスタの高誘電率層
間絶縁膜（６）の表面を被覆しておくものである（図１
参照）。

【００２４】

【作用】第１の解決方法によれば、周辺回路用ＭＯＳト
ランジスタ領域の層間絶縁膜（６）を除去する際に、周
辺回路用ＭＯＳトランジスタ領域の下地の導電膜（５）
がエッチングによる汚染あるいはダメージに対してバッ
ファ層として働く。また、この導電膜（５）を除去する
必要がある場合にも、導電膜（５）と下地の熱酸化膜（
３）との間のエッチング選択比を通常充分に大きく取る
ことが出来るため、周辺回路用ＭＯＳトランジスタ領域
の半導体基板が剥き出しになって汚染あるいはダメージ
を受けることはない。こうして、周辺回路用ＭＯＳトラ
ンジスタ領域のゲート酸化膜の信頼性を高めることがで
き、当初の目的を達成することができる。

【００２５】第２の解決方法によれば、不揮発性メモリ
・トランジスタ部の層間絶縁膜（６）表面が上地の導電
膜（７）で被覆されているので、この層間絶縁膜（６）
がホトレジストの直接塗布やアッシャ除去の雰囲気に曝
されたり、あるいは、後に続く熱酸化工程（周辺回路用
ＭＯＳトランジスタ領域でのゲート酸化膜（８）形成）
での前洗浄の影響を受けたりすることを回避できる。こ
の結果、層間絶縁膜（６）の低電界リーク電流や絶縁破
壊耐性が著しく向上して、当初の目的を達成することが
できる。

【００２６】本発明のその他の特徴とその他の目的は、
以下に詳述する実施例から明らかとなろう。

【００２７】

【実施例】上記の２つの解決方法を組合せた製造工程の
好適な一例として、３層の堆積導電膜を利用した製造工
程の断面図を図１に示す。

【００２８】以下、簡単のために、不揮発性メモリ・ト
ランジスタを形成する半導体基板上の領域を第１の領域
、周辺回路用ＭＯＳトランジスタを形成する領域を第２
の領域と呼ぶ。

【００２９】以下に、図１の実施例による製造工程を詳
細に説明する。

【００３０】図１（Ａ）：半導体基板１上に素子分離用
のフィールド酸化膜２とメモリ・トランジスタのゲート
酸化膜３をそれぞれ形成した後、多結晶シリコン膜であ
る第１の導電膜５を堆積する。この導電膜５は、第１の
領域ではメモリ・トランジスタの浮遊ゲート電極となる
一方、第２の領域では後述する様に半導体基板表面の保
護膜となる。

【００３１】こうして、後に続く層間絶縁膜６の形成に
先立って、第２の領域の半導体基板表面を被覆する導電
膜５を浮遊ゲート電極５と同一層の導電膜で形成するこ
とができる。

【００３２】図１（Ｂ）：ゲート酸化膜３の誘電率より
高い高誘電率の層間絶縁膜６を形成した後、その上にメ
モリ・トランジスタの制御ゲート電極となる第２の導電
膜７（多結晶シリコン膜）を形成する。

【００３３】図１（Ｃ）：リソグラフィの手法を用いて
、第２の領域上の第２の導電膜７、第１の導電膜５を順
次除去する。

【００３４】エッチングにより第２の領域で層間絶縁膜
６を除去するに際し、下地の多結晶シリコン膜５は第２
の領域の半導体表面が汚染あるいはダメージを受けない
ようにするためのバッファ層として働く。

【００３５】また、エッチングにより第２の領域で層間
絶縁膜６を除去するに際し、メモリ・セル部の上部の多
結晶シリコン膜７は第１の領域の層間絶縁膜６がホトレ
ジストの直接塗布、アッシャ雰囲気、前洗浄の影響を受
けないようにするためのバッファ層として働く。

【００３６】尚、第１の導電膜５のエッチングに際して
は、下地のゲート酸化膜３に対して選択比をもたせるこ
とにより、半導体基板１が露出するのを避けるようにす
ることが望ましい。例えば、ドライエッチングを用いる
場合は、多結晶シリコン膜５とシリコン酸化膜３のエッ
チング選択比は５０：１となり、ウェットを用いる場合
は、多結晶シリコン膜５とシリコン酸化膜３のエッチン
グ選択比は更に大きくなり、半導体基板１が露出するの
を防止することができる。

【００３７】図１（Ｄ）：第２の領域の半導体基板表面
を新たに熱酸化して周辺回路用ＭＯＳトランジスタのゲ
ート酸化膜８を形成した後、第３の導電膜１０（多結晶
シリコン膜）を連続して形成する。

【００３８】図１（Ｅ）：第１の領域で上記第３の導電
膜１０を完全に除去するとともに、第２の領域では同じ
第３の導電膜１０を加工して周辺回路用ＭＯＳトランジ
スタの単層ゲート電極を形成する。第１の領域で第３の
導電膜１０を除去するに当っては、図１（Ｄ）の熱酸化
時に第２の導電膜７の上に形成された酸化膜９をストッ
パとして用いる。続いて、第１の領域で第２の導電膜７
、層間絶縁膜６、及び第１の導電膜５を順次加工するこ
とによりメモリ・トランジスタの２層ゲート電極を形成
し、以下通常のソース、ドレイン領域の形成工程へと続
く。

【００３９】上述した２つの解決方法を組合せた製造工
程の他の好適な例として、２層の堆積導電膜を利用した
製造工程の断面図を図２に示す。

【００４０】図２（Ａ）：半導体基板１上に素子分離用
のフィールド酸化膜２、メモリ・トランジスタのゲート
酸化膜３および周辺回路用ＭＯＳトランジスタのゲート
酸化膜４をそれぞれ形成した後、第１の導電膜５を堆積
する。

【００４１】この導電膜５は、第１の領域ではメモリ・
トランジスタの浮遊ゲート電極となる一方、第２の領域
では後述する様に半導体基板表面の保護膜となる。

【００４２】こうして、後に続く層間絶縁膜６の形成に
先立って、第２の領域の半導体基板表面を被覆する導電
膜５を浮遊ゲート電極５と同一層の導電膜で形成するこ
とができる。

【００４３】図２（Ｂ）：層間絶縁膜６を形成した後、
その上にメモリ・トランジスタの制御ゲート電極となる
第２の導電膜７を連続して形成する。

【００４４】図２（Ｃ）：リソグラフィの手法を用いて
、第２の領域上の第２の導電膜７、層間絶縁膜６を順次
除去する。

【００４５】図２（Ｄ）：第１の領域で第２の導電膜７
、層間絶縁膜６、及び第１の導電膜５を順次加工するこ
とによりメモリ・トランジスタの２層ゲート電極を形成
するとともに、第２の領域では第１の導電膜５を加工す
ることにより周辺回路用ＭＯＳトランジスタのゲート電
極を形成する。以下通常のソース、ドレイン領域の形成
工程へと続く。

【００４６】前記２つの解決方法を組み合わせた製造工
程の他の好適な例として、図２の製造工程にゲート電極
材料の低抵抗化工程を追加した例を図３に示す。

【００４７】図３（Ａ）、（Ｂ）、（Ｃ）は、図２（Ａ
）、（Ｂ）、（Ｃ）の各工程と全く同様である。この後
に、以下の工程が追加される。

【００４８】図３（Ｄ’）：１層目及び２層目の導電膜
５、７と電気的に一体となる３層目の導電膜１０ａ（例
えば金属シリサイド膜のように多結晶シリコンよりも低
抵抗の導電膜）を全面に形成する。

【００４９】図３（Ｅ）：３層目の導電膜１０ａ及び１
層目の導電膜５を加工して周辺回路用ＭＯＳトランジス
タのゲート電極を形成するのに続いて、３層目の導電膜
１０ａ及び２層目の導電膜７、層間絶縁膜６、１層目の
導電膜５を重ね切り加工することにより不揮発性メモリ
・トランジスタの２層ゲート電極を形成する。以下通常
のソース、ドレイン領域の形成工程へと続く。

【００５０】図４は、本実施例で述べる製造方法により
同一半導体基板上に形成した不揮発性メモリ・トランジ
スタ及び周辺回路用ＭＯＳトランジスタからなる集積回
路素子の断面図である。

【００５１】特に制限されないが、図４の集積回路素子
は単結晶ｐ型シリコンからなる半導体基板１１上に形成
されている。ｎチャネルＭＯＳトランジスタはかかる半
導体基板１１と同一導電型のｐ型ウエル領域１２表面に
形成されたｎ型ソース、ドレイン領域２９、３０、この
ソース領域とドレイン領域間のチャネル上に形成された
薄いゲート酸化膜２７、および第３の導電膜（タングス
テンポリサイド膜、即ちポリシリコンとタングステンシ
リサイドの２層膜）からなるゲート電極２８から構成さ
れる。

【００５２】一方、ｐチャネルＭＯＳトランジスタは上
記半導体基板１１とは逆導電型のｎ型ウエル領域１３に
形成されている。このｎ型ウエル領域１３表面に形成さ
れたｐ型ソース、ドレイン領域３１、３２、このソース
領域とドレイン領域間のチャネル上に形成された薄いゲ
ート酸化膜２７、および第３の導電膜（タングステンポ
リサイド膜、即ちポリシリコンとタングステンシリサイ
ドの２層膜）からなるゲート電極２８から構成される。

【００５３】特に制限されないが、本実施例のｎチャネ
ル及びｐチャネルＭＯＳトランジスタはいわゆるＬＤＤ
（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造を用
いている。

【００５４】不揮発性メモリ・トランジスタは、ｎチャ
ネルＭＯＳトランジスタと同じく、ｐ型ウエル領域１２
上に形成されている。この不揮発性メモリ・トランジス
タは、ゲート酸化膜（トンネル酸化膜）１６、第１の導
電膜（多結晶シリコン膜）からなる浮遊ゲート電極１７
、薄いシリコン酸化膜１８、２０とシリコン窒化膜１９
の複合膜である層間絶縁膜、第２の導電膜（同じく多結
晶シリコン膜）からなる制御ゲート電極２１、サイドウ
ォールスペーサ２６の形成前に形成されたソース領域２
４、ドレイン領域２２、及びドレインシールド領域２３
から構成される。浮遊ゲート電極１７、層間絶縁膜１８
、１９、２０、及び制御ゲート電極２１は１回のリソグ
ラフィ工程でゲート長方向に重ね切り加工され、スタッ
ク型の２層ゲート電極構造が実現されている。

【００５５】ゲート酸化膜１６は半導体基板１１の表面
を熱酸化することにより形成された酸化シリコン膜から
なり、その膜厚は１０ｎｍ程度である。

【００５６】層間絶縁膜は前述のようにシリコン酸化膜
とシリコン窒化膜の複合膜であり、多結晶シリコン浮遊
ゲート電極１７の表面に約４ｎｍの厚さの熱酸化膜１８
を形成した後、化学気層堆積法で形成した膜厚２０ｎｍ
のシリコン窒化膜１９の表面に更に約４ｎｍの厚さ熱酸
化膜２０を形成したもので、酸化膜換算膜厚はおよそ１
８ｎｍである。

【００５７】多結晶シリコン制御ゲート電極２１は、層
間絶縁膜１８、１９、２０の静電容量結合により浮遊ゲ
ート電極１７の電位を制御する働きをする。制御ゲート
電極２１および浮遊ゲート電極１７のチャネル長方向の
端部は前述のように一回のリソグラフィグ工程で加工さ
れており、そのゲート長は１．０μｍ程度である。また
、制御ゲート電極２１は後述するワード線Ｗと一体にな
っている。

【００５８】ドレイン領域２２はｎ＋型半導体領域から
構成され、コンタクトホールを介してアルミニウム配線
３５からなるデータ線Ｄに接続されている。

【００５９】ドレイン領域２２を取り囲むように、ドレ
インシールド領域２３がｐ＋型半導体領域で形成されて
おり、熱平衡状態でのしきい値電圧設定、後述する書込
み動作でのチャネルホットエレクトロンの注入効率向上
、及びパンチスルー防止を実現している。

【００６０】ソース領域は砒素（Ａｓ）を不純物とする
ｎ＋型半導体領域２４からなり、さらに、後述するソー
ス線ＳＬを構成している。

【００６１】なお、１４は素子分離用のＬＯＣＯＳ法に
よるフィールド酸化膜、１５はｐ＋型半導体領域からな
る寄生チャネル防止用のチャネルストッパ、３５アルミ
ニウム配線、３３、３４はアルミニウム配線３５に対す
る２層の層間絶縁膜である。不揮発性メモリ・トランジ
スタのドレイン領域上、及び周辺回路用ＭＯＳトランジ
スタのソース、ドレイン領域上、また図４には示されて
いないが素子分離領域の各ゲート電極上に、それぞれコ
ンタクトホールが形成されている。

【００６２】なお、図４では省略しているが、アルミニ
ウム配線３５上には、化学気層堆積法により形成したＰ
ＳＧ（燐・シリケート・ガラス）膜およびその上のプラ
ズマシリコン窒化膜からなるファイナル・パッシベーシ
ョン膜が設けられている。

【００６３】図５は本実施例の製造方法により実現され
る電気的書換え可能な不揮発性半導体記憶装置の一例を
示す内部ブロック図である。

【００６４】メモリアレイＭ−ＡＲＲＡＹでは、図４に
示した不揮発性メモリ・トランジスタ構造の１素子で１
ビットが構成されている。

【００６５】Ｘデコーダ（ＸＤＣＲ）、Ｙデコーダ（Ｙ
ＤＣＲ）、不揮発性メモリ・トランジスタのソースに高
電圧を供給してプログラムを行なうための高電圧発生回
路（ＥＤ）等が本発明の周辺回路を構成し、この周辺回
路は図４のＣＭＯＳ構造によって構成される。

【００６６】図６は、本発明の実施例によるメモリセル
アレイ４ビット分のレイアウトを示した平面図である。

【００６７】図６中の番号は基本的に図４と対応してい
るが、新しいものとして、３７は素子分離用ＬＯＣＯＳ
領域１４と活性領域の境界線、３８はメタル配線からな
るデータ線３５（Ｄ）とメモリセルのドレイン領域２２
を接続するコンタクトホールである。また、ポリシリコ
ン制御ゲート電極２１はメタルデータ線３５（Ｄ）と直
交する方向に延在してワード線を構成している。

【００６８】この不揮発性半導体記憶装置の動作の詳細
は、米国特許第４、６９８、７８７号に記載されている
ものと原理的に同様であるので、ここでは省略する。

【００６９】本発明の実施例による製造工程の流れを説
明するため、図７乃至図１８の製造工程の断面図及び平
面図に付いて詳細に説明する。

【００７０】図７に示すように、ｐ型半導体基板１１の
主表面側に、通常のＣＭＯＳ用ツインタブプロセスによ
りｐ型ウエル領域１２及びｎ型ウエル領域１３を形成し
、更にＬＯＣＯＳプロセスにより素子分離用フィールド
酸化膜１４及びｐ＋型半導体領域からなる寄生チャネル
防止用のチャネルストッパ１５を形成する。

【００７１】次に、活性領域表面を熱酸化して厚さ１０
ｎｍのゲート酸化膜１６を形成した後、引き続いて第１
の導電膜である厚さ２００ｎｍの多結晶シリコン膜１７
を公知の化学気層堆積法で堆積させる。この多結晶シリ
コン膜１７に公知の熱拡散法あるいはイオン打ち込み法
により、ｎ型不純物である燐（Ｐ）をドーピングした後
、図８の平面図に示すように、メモリ・トランジスタ領
域で、この多結晶シリコン膜１７を最終的に浮遊ゲート
電極とするのに適した形状となるように加工する。この
時、周辺回路用ＭＯＳトランジスタ領域ではこの多結晶
シリコン膜をそのまま残し、カバーとして用いる。

【００７２】続いて、メモリ・トランジスタの層間絶縁
膜となるシリコン酸化膜１８、２０と窒化膜１９の複合
膜を形成する。まず、ポリシリコン膜１７の表面を熱酸
化し、厚さ４ｎｍの薄い酸化膜１８を形成する。次に、
公知の化学気層堆積法で厚さ２０ｎｍのシリコン窒化膜
１９を形成した後、その表面熱酸化し厚さ４ｎｍのシリ
コン酸化膜２０とする。

【００７３】こうして形成した酸化膜１８／窒化膜１９
／酸化膜２０からなる３層構造の複合層間絶縁膜上に、
第２の導電膜である厚さ３００ｎｍの多結晶シリコン膜
２１を形成する。層間絶縁膜１８、１９、２０は形成後
直ちに多結晶シリコン膜２１で被覆され、その後剥き出
しになることはないので、信頼度の高い層間絶縁膜特性
を実現することができる。多結晶シリコン膜２１には、
１層目の場合と同様公知の熱拡散法あるいはイオン打ち
込み法により、ｎ型不純物である燐（Ｐ）をドーピング
する。

【００７４】次に、図９に示すように、周辺回路用ＭＯ
Ｓトランジスタ領域上に形成された第２の多結晶シリコ
ン膜２１、層間絶縁膜１８、１９、２０、並びに第１の
多結晶シリコン膜１７を公知のドライエッチング技術で
順次除去する。

【００７５】図９では示されていないが、周辺回路用Ｍ
ＯＳトランジスタ領域で層間絶縁膜１８、１９、２０を
エッチングしている時、周辺回路用ＭＯＳトランジスタ
領域の基板表面およびゲート酸化膜１６は第１の多結晶
シリコン膜１７で完全にカバーされている。また、第１
の多結晶シリコン膜１７のドライエッチングでは、下地
のゲート酸化膜１６に対して充分大きなエッチング選択
比（３０〜５０程度）を実現することができるので、既
に説明したように、この一連のドライエッチング工程で
周辺回路用ＭＯＳトランジスタ領域の基板表面が露出し
たり、汚染やダメージの影響を受ける心配は全くない。

【００７６】続いて、周辺回路用ＭＯＳトランジスタ領
域の基板表面を洗浄後、熱酸化により周辺回路用ＭＯＳ
トランジスタ用の厚さ１８ｎｍのゲート酸化膜２７を形
成する。この時、メモリ・トランジスタ部の第２の多結
晶シリコン膜２１の表面には厚さ６０ｎｍ程度の酸化膜
２７’が同時に形成される。

【００７７】この後、第３の導電膜であるタングステン
ポリサイド膜２８を形成する。このタングステンポリサ
イド膜２８の形成手順としては、まず厚さ１５０ｎｍの
多結晶シリコン膜を形成し、これに公知の熱拡散法ある
いはイオン打ち込み法により、ｎ型不純物である燐（Ｐ
）を５×１０２０／ｃｍ３程度の濃度までドーピングす
る。続いて、公知の化学気層堆積法により厚さ１５０ｎ
ｍのタングステンシリサイド膜を上述の多結晶シリコン
膜上に直接形成し、電気的に一体となったタングステン
ポリサイド膜２８を得る。

【００７８】次に、図１０に示すように、メモリ・トラ
ンジスタ領域上では第３の導電膜であるタングステンポ
リサイド膜２８を除去する。一方、周辺回路用ＭＯＳト
ランジスタ領域上では同膜をそのままの状態で残してお
く。この時、メモリ・トランジスタ領域をカバーしてい
る第２の多結晶シリコン膜２１端部の段差で、上記タン
グステンポリサイド膜２８がエッチ残りするのを防止す
るため、本除去は等方性のドライエッチング技術を利用
して行なう。また、酸化膜２７’で上記エッチングを止
めることができるので、メモリ・トランジスタ領域は全
く悪影響を受けない。

【００７９】続いて、酸化膜２７’をウェットエッチで
除去し、第２の多結晶シリコン膜２１の表面を完全に露
出させる。

【００８０】次に、図１１に示すように、周辺回路用Ｍ
ＯＳトランジスタ部で第３の導電膜であるタングステン
ポリサイド膜２８を異方性ドライエッチング技術でパタ
ーンニングして、周辺回路用ＭＯＳトランジスタのゲー
ト電極２８を形成する。これに続いて、メモリ・トラン
ジスタ部で異方性ドライエッチングを行うことにより、
第２の多結晶シリコン２１、３層構造の層間絶縁膜１８
、１９、２０、第１の多結晶シリコン１７からなるスタ
ック型の２層ゲート電極構造を形成する。この時、メモ
リ・トランジスタ部の２層ゲート電極構造は異方性ドラ
イエッチング技術により、１回のリソグラフィ工程で重
ね切り加工する。

【００８１】続いて、ホトレジストマスクを利用したイ
オン打ち込みと、それに続く熱アニール工程とにより、
ｎ＋型半導体領域２４からなるソース領域、ｎ＋型半導
体領域２２からなるドレイン領域、及びｐ＋型半導体領
域２３からなるドレインシールド領域をそれぞれ形成す
る。

【００８２】この後は、周辺回路ＭＯＳトランジスタ部
で公知のＣＭＯＳプロセス工程によりＬＤＤ構造のｎチ
ャネル、ｐチャネルＭＯＳトランジスタを形成するとと
もに、ノンドープおよびボロン／リンドープのシリコン
酸化膜堆積、コンタクトホール形成、アルミニウムから
なるメタル配線形成を経ることにより、図４に示した不
揮発性メモリ・トランジスタ及び周辺回路用ＭＯＳトラ
ンジスタからなる不揮発性半導体記憶装置が実現される
。

【００８３】上述の製造工程による不揮発性半導体記憶
装置では、メモリアレイのワード線を構成するメモリ・
トランジスタの制御ゲート電極は多結晶シリコンで形成
される。この制御ゲート電極を、周辺回路用ＭＯＳトラ
ンジスタのゲート電極と同様にタングステンポリサイド
のような低抵抗配線で形成するためには、製造工程の一
部を図１２、図１３に示すように変更すれば良い。図１
２、図１３は、図１０、図１１にそれぞれ対応している
。

【００８４】図１２でポイントとなる変更点は、以下の
２点である。

【００８５】（１）第３の導電膜２８をタングステンポ
リサイド膜ではなく、厚さ１５０ｎｍの多結晶シリコン
単層膜とする。

【００８６】（２）メモリ・トランジスタ領域上から第
３の導電膜２８を除去した後、第２の導電膜２１上の熱
酸化膜２７’を除去するのに連続して、第４の導電膜４
０を形成する。この第４の導電膜４０は化学気層堆積法
によるタングステンシリサイド膜であり、１５０ｎｍの
厚さを有する。

【００８７】その後、図１３に示すようにメモリ・トラ
ンジスタ部と周辺回路用トランジスタ部で異方性ドライ
エッチングによりそれぞれゲート電極をパターニングす
る。以上の変更により、メモリ・トランジスタ領域上で
は、タングステンシリサイド膜４０が第２の導電膜であ
る多結晶シリコン膜２１と電気的に一体となり、タング
ステンポリサイド構造の制御ゲート電極を得ることがで
きる。尚、メモリ・トランジスタの２層ゲート電極の高
さを必要以上に高くしないために、第２の導電膜である
多結晶シリコン膜２１の厚さは１５０ｎｍまで薄くする
のが望ましい。一方、周辺回路用ＭＯＳトランジスタ領
域上では、タングステンシリサイド膜４０が第３の導電
膜である多結晶シリコン膜２８と電気的に一体となり、
タングステンポリサイド構造の周辺ＭＯＳトランジスタ
ゲート電極が実現される。

【００８８】また、上記製造工程による不揮発性半導体
記憶装置では、周辺回路用ＭＯＳトランジスタのゲート
酸化膜は１つの仕様（１８ｎｍ）となっている。これを
２つの仕様（たとえば１８ｎｍと３５ｎｍ）として、周
辺回路用ＭＯＳトランジスタを読出しの高速動作用と書
換えの高電圧駆動用で使い分けられるようにするには、
製造工程の一部を以下のように変更すればよい。

【００８９】以下、図１４乃至図１８を用いて説明する
。

【００９０】図１４に示すように、ｐ型ウエル領域１２
及びｎ型ウエル領域１３、フィールド酸化膜１４及び、
チャネルストッパ１５を、図７の製造工程と同様に形成
する。

【００９１】次に、活性領域表面を熱酸化して厚さ１０
ｎｍのゲート酸化膜１６を形成した後、図７の製造工程
と同様に、１層目の導電膜である厚さ２００ｎｍのポリ
シリコン膜１７を堆積させる。更に、メモリ・トランジ
スタ領域でこのポリシリコン膜１７を浮遊ゲート電極と
するのに適した形状となるよう加工する。この時、第１
、第２の周辺回路用ＭＯＳトランジスタ領域ではポリシ
リコン膜１７をそのまま残しておく。

【００９２】続いて、メモリ・トランジスタの層間絶縁
膜となるシリコン酸化膜１８、２０と窒化膜１９の複合
膜、２層目のポリシリコン膜２１を連続的に形成する。

【００９３】次に、図１５に示すように、周辺回路用Ｍ
ＯＳトランジスタ領域上に形成された２層目のポリシリ
コン膜２１、層間絶縁膜１８、１９、２０、１層目のポ
リシリコン膜１７、を公知のドライエッチング技術、ゲ
ート酸化膜１６をウエットエッチング技術により順次除
去する。

【００９４】その後、熱酸化膜３６を２８ｎｍ形成する
。この時、メモリ・トランジスタ領域にあるポリシリコ
ン膜上の酸化膜４１は５６ｎｍ程度となる。その後、ホ
トエッチング工程により第２の周辺ＭＯＳトランジスタ
領域にある熱酸化膜３６をウエットエッチングにより除
去する。

【００９５】更に、図１６に示すように、この活性領域
表面を新たに熱酸化して厚さ１８ｎｍ程度のゲート酸化
膜３９を形成する。この時、第１の周辺回路用ＭＯＳト
ランジスタ領域の酸化膜３８の膜厚は３５ｎｍ程度に、
またメモリ・トランジスタ領域のポリシリコン膜上の酸
化膜４１では９０ｎｍ程度となる。

【００９６】続いて、３層目の導電膜（ポリシリコン膜
、或いはタングステンポリサイド膜のような金属シリサ
イド膜とポリシリコン膜の複合膜）４０を全面に形成し
た後、この第３の導電層４０を異方性エッチング技術に
より図１７に示すように、それぞれの周辺ＭＯＳ領域に
ゲート電極を形成する。

【００９７】ここで、メモリ・トランジスタ領域と周辺
回路用ＭＯＳトランジスタ領域の境界段差部では、第３
の導電層４０がエッチングしきれずに残る。しかし、周
辺回路用ＭＯＳトランジスタの配線が、この段差部を横
切らないようなレイアウトにするか、メモリ・トランジ
スタ領域を含むこの部分のみを、別のエッチング工程に
より除去することで配線間ショートの問題は生じない。

【００９８】続いて、図１８に示すように、ホトエッチ
ング工程により、メモリ・トランジスタ領域上の酸化膜
４１、２層目ポリシリコン２１、３層構造の層間絶縁膜
１８、１９、２０、１層目ポリシリコン１７からなる、
スタック型の２層ゲート電極を形成する。

【００９９】以降、図４と同様にソース、ドレイン領域
、コンタクトホール、アルミニウム配線の形成により、
図１８に示した不揮発性メモリ・トランジスタと、２つ
の仕様のゲート酸化膜で構成される周辺回路用ＭＯＳト
ランジスタからなる不揮発性半導体記憶装置が実現され
る。

【０１００】本実施例によれば、次の効果を得ることが
できる。

【０１０１】（１）シリコン酸化膜よりも誘電率が大き
いシリコン窒化膜との複合膜材料を層間絶縁膜に適用し
たスタックトゲート型不揮発性メモリ・トランジスタと
これを駆動する周辺回路用ＭＯＳトランジスタを、信頼
度の高い製造プロセス工程によって同一半導体基板上に
集積化することが可能となる。

【０１０２】（２）この結果、メモリセル面積および層
間絶縁膜ゲート酸化膜の信頼性を犠牲にすることなく、
書込み、読出し、消去特性の優れた高集積不揮発性半導
体記憶装置を実現することができる。

【０１０３】なお、本実施例では層間絶縁膜としてシリ
コン酸化膜／シリコン窒化膜／シリコン酸化膜からなる
３層構造の複合層間絶縁膜を用いた場合について述べた
が、本発明はこれに限定されるものではない。シリコン
酸化膜／シリコン窒化膜の２層構造、あるいはタンタル
酸化膜（Ｔａ２Ｏ５）のような他の高誘電率膜及びその
複合膜を利用する場合についても、本発明の有効性は変
わらない。

【０１０４】また、本実施例では、不揮発性メモリ・ト
ランジスタ１素子でメモリセルを構成できる高集積型で
、かつ電気的書換えが可能な不揮発性半導体記憶装置を
例に取って述べてきたが、本発明はこれに限定されるも
のではない。紫外線消去型のＦＡＭＯＳ（Ｆｌｏａｔｉ
ｎｇ　ｇａｔｅ　Ａｖａｌａｎｃｈｅ　ｉｎｊｅｃｔｉ
ｏｎ　ＭＯＳ）を始めとして、浮遊ゲート電極を有する
不揮発性メモリ・トランジスタを用いた不揮発性半導体
記憶装置一般に本発明は有効である。

【０１０５】上述の実施例に比べ導電膜の形成工程を少
なくした製造方法について、図１９乃至図２２を用いて
以下に説明する述べる。

【０１０６】図２２は本実施例で述べる製造方法により
同一半導体基板上に形成した不揮発性メモリ・トランジ
スタ及び周辺回路用ＭＯＳトランジスタからなる集積回
路素子の断面図であり、図１９乃至図２１は本実施例に
よる製造工程を説明する断面図である。

【０１０７】図１９乃至図２２の本実施例で述べる製造
方法により同一半導体基板上に形成した不揮発性メモリ
・トランジスタ及び周辺回路用ＭＯＳトランジスタの構
造は既に説明した実施例とほぼ同様であるので、説明は
省略する。

【０１０８】次に図１９乃至図２１を用いて、この実施
例による製造工程の流れを詳細に説明する。

【０１０９】図１９に示すように、ｐ型半導体基板１１
の主表面に、通常のＣＭＯＳ用ツインタブプロセスによ
りｐ型ウエル領域１２及びｎ型ウエル領域１３を形成し
、更にＬＯＣＯＳプロセスにより素子分離用フィールド
酸化膜１４及びｐ＋型半導体領域からなる寄生チャネル
防止用のチャネルストッパ１５を形成する。

【０１１０】次に、活性領域表面を熱酸化して厚さ１５
ｎｍのゲート酸化膜２７を形成した後、ホトエツチング
工程によりメモリ・トランジスタ領域の熱酸化膜を除去
し、この活性領域表面を再び熱酸化して厚さ１０ｎｍの
ゲート酸化膜１６を形成する。この時周辺回路用ＭＯＳ
トランジスタ領域のゲート酸化膜２７の膜厚は１８ｎｍ
程度となる。

【０１１１】続いて、１層目の導電膜である厚さ２００
ｎｍの多結晶シリコン膜１７を公知の化学気層堆積法で
堆積させる。この多結晶シリコン膜に公知の熱拡散法あ
るいはイオン打ち込み法により、ｎ型不純物である燐（
Ｐ）をドーピングした後、メモリ・トランジスタ領域で
この多結晶シリコン膜１７を浮遊ゲート電極とするのに
適した形状となるようパターンニングする。この時、周
辺回路用ＭＯＳトランジスタ領域では多結晶シリコン膜
１７をそのまま残しておく。

【０１１２】続いて、上述の実施例と同様にメモリ・ト
ランジスタの層間絶縁膜となるシリコン酸化膜１８、２
０と窒化膜１９の複合膜、及び２層目の導電膜２１を順
次形成する。この時の２層目の導電膜２１は多結晶シリ
コン膜、或いはタングステンシリサイド膜と多結晶シリ
コン膜の２層膜とする。

【０１１３】こうして、複合層間絶縁膜１８、１９、２
０は、形成後直ちに多結晶シリコン膜２１で被覆され、
その後剥き出しになることはないので、信頼度の高い層
間絶縁膜特性を実現することができる。

【０１１４】次に、図２０に示すように、周辺回路用Ｍ
ＯＳトランジスタ領域上に形成された第２の導電膜２１
、層間絶縁膜１８、１９、２０を公知のドライエッチン
グ技術で順次除去する。層間絶縁膜１８、１９、２０を
エッチングしている時、周辺回路用ＭＯＳトランジスタ
領域は１層目の多結晶シリコン膜１７で完全にカバーさ
れている。この一連のドライエッチング工程で周辺回路
用ＭＯＳトランジスタ領域の基板表面が汚染やダメージ
の影響を受ける心配は全くない。

【０１１５】次に、図２１に示すように、１層目多結晶
シリコン膜１７を異方性ドライエッチング技術でパター
ンニングして、周辺回路用ＭＯＳトランジスタのゲート
電極を形成するとともに、これに続いて、第２の導電膜
２１、３層構造の層間絶縁膜１８、１９、２０、１層目
多結晶シリコン膜１７からなるスタック型の２層ゲート
電極を形成する。この時、２層ゲート電極は異方性ドラ
イエッチング技術により、１回のリソグラフィ工程で重
ね切り加工する。

【０１１６】以降、上述の実施例と同様のソース、ドレ
イン領域の形成工程及び配線工程を行う。以上の工程に
より、図２２に示した不揮発性メモリ・トランジスタ及
び周辺回路用ＭＯＳトランジスタからなる不揮発性半導
体記憶装置が実現される。

【０１１７】本実施例によれば、少ない導電膜により不
揮発性メモリ・トランジスタ及び周辺回路用ＭＯＳトラ
ンジスタからなる不揮発性半導体記憶装置が実現できる
。

【０１１８】なお、本実施例では既に説明したように、
様々な層間絶縁膜や導電膜材料に適用できる。また、浮
遊ゲート電極を有する不揮発性メモリ・トランジスタを
用いた不揮発性半導体記憶装置一般に本発明は有効であ
る。

【０１１９】次に、不揮発性半導体記憶装置において周
辺回路を高耐圧で且つ高速にするため、周辺ＭＯＳトラ
ンジスタのゲート絶縁膜を２つの仕様にした際の製造方
法について、図２３乃至図２８を用いて詳細に説明する
。

【０１２０】図２３乃至図２８は本実施例による製造工
程を説明する断面図及び平面図である。

【０１２１】まず、図２８の構造は、周辺ＭＯＳトラン
ジスタのゲート酸化膜を２つの仕様（１８／３５ｎｍ）
としている点が特徴である。

【０１２２】図２３に示すように、ｐ型ウエル領域１２
及びｎ型ウエル領域１３、フィールド酸化膜１４及び、
ｐ＋型半導体領域からなる寄生チャネル防止用のチャネ
ルストッパ１５を上述の実施例と同様に形成する。

【０１２３】次に、活性領域表面を熱酸化して厚さ３０
ｎｍのゲート酸化膜５１を形成した後、メモリ・トラン
ジスタ領域にあるゲート酸化膜５１をホトエッチング工
程により除去する。その後、メモリ・トランジスタ領域
の活性領域表面を熱酸化して厚さ１０ｎｍのゲート酸化
膜５０を形成する。この時、第１の周辺ＭＯＳ領域にあ
るゲート酸化膜５１の膜厚は３５ｎｍになる。引き続い
て、上述の実施例と同様１層目の導電層である厚さ２０
０ｎｍの多結晶シリコン膜４９を形成し、メモリ・トラ
ンジスタ領域は、この多結晶シリコン膜４９を浮遊ゲー
ト電極となるようパターニングすると共に、第１、第２
の周辺回路用ＭＯＳトランジスタ領域では全面保護する
ように多結晶シリコン膜４９を残す。

【０１２４】続いて、メモリ・トランジスタの層間絶縁
膜となるシリコン酸化膜１８、２０と窒化膜１９の複合
膜、及び２層目の導電層である厚さ３００ｎｍのポリシ
リコン膜５２を形成する。

【０１２５】その後、図２４に示すように、第１、第２
の周辺回路用ＭＯＳトランジスタ領域上に形成された２
層目の多結晶シリコン膜５２、層間絶縁膜１８、１９、
２０を公知のドライエッチング技術で順次除去する。

【０１２６】次に、図２５に示すように、第２の周辺回
路用ＭＯＳトランジスタ領域にある１層目の多結晶シリ
コン膜４９を公知のドライエッチング技術により除去す
る。その後ウエットエッチングによりゲート酸化膜５１
を除去する。

【０１２７】引き続いて、図２６に示すように第２の周
辺回路用ＭＯＳトランジスタ部の活性領域表面を再び熱
酸化して厚さ１８ｎｍのゲート酸化膜５３を形成する。 この時、メモリ・トランジスタ領域、第１の周辺回路用
ＭＯＳトランジスタ領域にあるポリシリコン膜上では５
０ｎｍ程度の酸化膜５５、５６が形成される。次に、３
００ｎｍの第３の導電層（多結晶シリコン膜、或いはタ
ングステンポリサイド膜のような金属シリサイド膜と多
結晶シリコン膜の複合膜）５４を公知の化学気層堆積法
で堆積させる。その後、メモリ・トランジスタ領域、及
び第１の周辺回路用ＭＯＳトランジスタ領域にある第３
の導電膜５４をドライエッチングにより除去する。

【０１２８】更に、図２７に示すように、第１の周辺回
路用ＭＯＳトランジスタ領域にある多結晶シリコン膜４
９、及び上部の酸化膜５６、第２の周辺回路用ＭＯＳト
ランジスタ領域にある第３の導電膜５４をドライエッチ
ング技術によりゲート電極に加工する。続いて、ホトエ
ッチング工程により２層目多結晶シリコン膜５２、３層
構造の層間絶縁膜１８、１９、２０、１層目多結晶シリ
コン膜４９からなるスタック型の２層ゲート電極を形成
する。この時、上記多層膜は異方性ドライエッチング技
術により、１回のリソグラフィ工程で重ね切り加工する
。

【０１２９】以降、上述の実施例と同様にソース、ドレ
イン領域及び、コンタクトホール形成、アルミニウム配
線形成により、図２８に示すように不揮発性メモリ・ト
ランジスタと、２つの仕様のゲート酸化膜で構成される
周辺回路用ＭＯＳトランジスタからなる不揮発性半導体
記憶装置が実現される。

【０１３０】以上述べた本実施例によれば、周辺回路用
ＭＯＳトランジスタのゲート酸化膜厚を２つの仕様とす
ることができ、周辺回路用ＭＯＳトランジスタを読出し
の高速動作用と書換えの高電圧駆動用で使い分けること
が可能となる。

【０１３１】

【発明の効果】本発明によれば、シリコン酸化膜よりも
誘電率が大きい膜材料を層間絶縁膜に適用した不揮発性
メモリ・トランジスタと、これを駆動する周辺回路用Ｍ
ＯＳトランジスタを、信頼度の高い製造プロセス工程に
よって同一半導体基板上に集積化することが可能となる
。この結果、メモリセル面積を犠牲にすることなく、書
込み、読出し、消去特性の優れた不揮発性半導体記憶装
置を実現することができる。

【図面の簡単な説明】

【図１】本発明の基本的な実施例による不揮発性半導体
記憶装置の製造方法を示す図である。

【図２】本発明の基本的な実施例による不揮発性半導体
記憶装置の製造方法を示す図である。

【図３】本発明の基本的な実施例による不揮発性半導体
記憶装置の製造方法を示す図である。

【図４】本発明の具体的な実施例による製造方法による
形成した不揮発性半導体記憶装置の断面図である。

【図５】本発明の具体的な実施例による不揮発性半導体
記憶装置の内部ブロック図である。

【図６】本発明の具体的な実施例による不揮発性半導体
記憶装置のメモリセルアレイ４ビット分のレイアウト平
面図である。

【図７】本発明の具体的な実施例による不揮発性半導体
記憶装置の製造方法を示す図である。

【図８】本発明の具体的な実施例による不揮発性半導体
記憶装置のメモリセルアレイのレイアウト平面図である
。

【図９】本発明の具体的な実施例による不揮発性半導体
記憶装置の製造方法を示す図である。

【図１０】本発明の具体的な実施例による不揮発性半導
体記憶装置の製造方法を示す図である。

【図１１】本発明の具体的な実施例による不揮発性半導
体記憶装置の製造方法を示す図である。

【図１２】本発明の具体的な実施例による不揮発性半導
体記憶装置の製造方法を示す図である。

【図１３】本発明の具体的な実施例による不揮発性半導
体記憶装置の製造方法を示す図である。

【図１４】本発明の他の具体的な実施例による不揮発性
半導体記憶装置の製造方法を示す図である。

【図１５】本発明の他の具体的な実施例による不揮発性
半導体記憶装置の製造方法を示す図である。

【図１６】本発明の他の具体的な実施例による不揮発性
半導体記憶装置の製造方法を示す図である。

【図１７】本発明の他の具体的な実施例による不揮発性
半導体記憶装置の製造方法を示す図である。

【図１８】本発明の他の具体的な実施例による不揮発性
半導体記憶装置の製造方法を示す図である。

【図１９】本発明の他の具体的な実施例による不揮発性
半導体記憶装置の製造方法を示す図である。

【図２０】本発明の他の具体的な実施例による不揮発性
半導体記憶装置の製造方法を示す図である。

【図２１】本発明の他の具体的な実施例による不揮発性
半導体記憶装置の製造方法を示す図である。

【図２２】本発明の他の具体的な実施例による不揮発性
半導体記憶装置の製造方法を示す図である。

【図２３】本発明の他の具体的な実施例による不揮発性
半導体記憶装置の製造方法を示す図である。

【図２４】本発明の他の具体的な実施例による不揮発性
半導体記憶装置の製造方法を示す図である。

【図２５】本発明の他の具体的な実施例による不揮発性
半導体記憶装置の製造方法を示す図である。

【図２６】本発明の他の具体的な実施例による不揮発性
半導体記憶装置の製造方法を示す図である。

【図２７】本発明の他の具体的な実施例による不揮発性
半導体記憶装置の製造方法を示す図である。

【図２８】本発明の他の具体的な実施例による不揮発性
半導体記憶装置の製造方法を示す図である。

【符号の説明】

１…半導体基板、２…素子分離用のフィールド酸化膜、
３…不揮発性メモリ・トランジスタのゲート酸化膜、５
…１層目の導電膜（メモリ・トランジスタの浮遊ゲート
電極、周辺回路用ＭＯＳトランジスタ領域のカバー）、
６…層間絶縁膜、７…２層目の導電膜（メモリ・トラン
ジスタの制御ゲート電極、層間絶縁膜６のカバー）、８
…周辺回路用ＭＯＳトランジスタのゲート絶縁膜、１０
…３層目の導電膜（周辺回路用ＭＯＳトランジスタのゲ
ート電極）。

Claims (15)

【特許請求の範囲】
1. 【請求項１】同一半導体基板の第１の領域と第２の領域
   とに、それぞれ、浮遊ゲート電極と制御ゲート電極を有
   する不揮発性メモリ・トランジスタと周辺回路用ＭＯＳ
   トランジスタとを形成するための製造方法であって、上
   記第１の領域および上記第２の領域上に、それぞれ、シ
   リコン酸化膜を形成する第１の工程と、上記第１の工程
   の後、上記シリコン酸化膜上に第１の導電層を形成し、
   該第１の導電層の不要部分を除去することにより上記第
   １の領域の上記シリコン酸化膜上に上記第１の導電層を
   パターニングする第２の工程と、上記第２の工程の後、
   上記第１の領域の第１の導電層および上記第２の領域の
   上記シリコン酸化膜上に上記シリコン酸化膜よりも誘電
   率の大きな層間絶縁膜を形成する第３の工程と、上記第
   ３の工程の後、上記層間絶縁膜を上記第２の領域の上記
   シリコン酸化膜上で除去し、上記第１の領域の上記層間
   絶縁膜上に第２の導電層を形成する他の工程とを有し、
   上記第２の工程において、上記第２の領域上の上記第１
   の導電層は除去されること無く、残留する如く上記第１
   の導電層が部分的に除去され、その結果、上記第２の領
   域の上記第１の導電層を介して上記第２の領域の上記シ
   リコン酸化膜上に上記第３の工程によって上記層間絶縁
   膜が形成され、上記第２の領域の上記第１の導電層上の
   上記層間絶縁膜が上記他の工程で除去されることを特徴
   とする不揮発性半導体記憶装置の製造方法。
2. 【請求項２】上記第１の領域の上記第１の導電層と上記
   第２の導電層は、それぞれ、上記浮遊ゲート電極と上記
   制御ゲート電極とを形成することを特徴とする請求項１
   記載の不揮発性半導体記憶装置の製造方法。
3. 【請求項３】上記周辺回路用ＭＯＳトランジスタの制御
   ゲート電極は上記第２の工程で形成された上記第１の導
   電層を含んでいることを特徴とする請求項２記載の不揮
   発性半導体記憶装置の製造方法。
4. 【請求項４】上記層間絶縁膜の一部は少なくともシリコ
   ン窒化膜を含んでいることを特徴とする請求項１又は請
   求項２記載の不揮発性半導体記憶装置の製造方法。
5. 【請求項５】上記層間絶縁膜の一部は少なくともシリコ
   ン窒化膜を含んでいることを特徴とする請求項３記載の
   不揮発性半導体記憶装置の製造方法。
6. 【請求項６】同一半導体基板の第１の領域と第２の領域
   とに、それぞれ、浮遊ゲート電極と制御ゲート電極を有
   する不揮発性メモリ・トランジスタと周辺回路用ＭＯＳ
   トランジスタとを形成するための製造方法であって、上
   記第１の領域および上記第２の領域上に、それぞれ、シ
   リコン酸化膜を形成する第１の工程と、上記第１の工程
   の後、上記シリコン酸化膜上に第１の導電層を形成し、
   該第１の導電層の不要部分を除去することにより上記第
   １の領域の上記シリコン酸化膜上に上記第１の導電層を
   パターニングする第２の工程と、上記第２の工程の後、
   上記第１の領域の第１の導電層および上記第２の領域の
   上記シリコン酸化膜上に上記シリコン酸化膜よりも誘電
   率の大きな層間絶縁膜を形成する第３の工程と、上記第
   ３の工程の後、上記層間絶縁膜を上記第２の領域の上記
   シリコン酸化膜上で除去し、上記第１の領域の上記層間
   絶縁膜上に第２の導電層を形成する他の工程とを有し、
   上記他の工程において、上記層間絶縁膜を上記第２の領
   域の上記シリコン酸化膜上で除去するのに先立って、上
   記第１の領域の上記層間絶縁膜上に第２の導電層が形成
   されていることを特徴とする不揮発性半導体記憶装置の
   製造方法。
7. 【請求項７】上記第１の領域の上記第１の導電層と上記
   第２の導電層は、それぞれ、上記浮遊ゲート電極と上記
   制御ゲート電極とを形成することを特徴とする請求項６
   記載の不揮発性半導体記憶装置の製造方法。
8. 【請求項８】上記周辺回路用ＭＯＳトランジスタの制御
   ゲート電極は上記第２の工程で形成された上記第１の導
   電層を含んでいることを特徴とする請求項７記載の不揮
   発性半導体記憶装置の製造方法。
9. 【請求項９】上記層間絶縁膜の一部は少なくともシリコ
   ン窒化膜を含んでいることを特徴とする請求項６又は請
   求項７記載の不揮発性半導体記憶装置の製造方法。
10. 【請求項１０】上記層間絶縁膜の一部は少なくともシリ
    コン窒化膜を含んでいることを特徴とする請求項８記載
    の不揮発性半導体記憶装置の製造方法。
11. 【請求項１１】同一半導体基板の第１の領域と第２の領
    域とに、それぞれ、浮遊ゲート電極と制御ゲート電極を
    有する不揮発性メモリ・トランジスタと周辺回路用ＭＯ
    Ｓトランジスタとを形成するための製造方法であって、
    上記第１の領域および上記第２の領域上に、それぞれ、
    シリコン酸化膜を形成する第１の工程と、上記第１の工
    程の後、上記シリコン酸化膜上に第１の導電層を形成し
    、該第１の導電層の不要部分を除去することにより上記
    第１の領域の上記シリコン酸化膜上に上記第１の導電層
    をパターニングする第２の工程と、上記第２の工程の後
    、上記第１の領域の第１の導電層および上記第２の領域
    の上記シリコン酸化膜上に上記シリコン酸化膜よりも誘
    電率の大きな層間絶縁膜を形成する第３の工程と、上記
    第３の工程の後、上記層間絶縁膜を上記第２の領域の上
    記シリコン酸化膜上で除去し、上記第１の領域の上記層
    間絶縁膜上に第２の導電層を形成する他の工程とを有し
    、上記第２の工程において、上記第２の領域上の上記第
    １の導電層は除去されること無く、残留する如く上記第
    １の導電層が部分的に除去され、その結果、上記第２の
    領域の上記第１の導電層を介して上記第２の領域の上記
    シリコン酸化膜上に上記第３の工程によって上記層間絶
    縁膜が形成され、上記第２の領域の上記第１の導電層上
    の上記層間絶縁膜が上記他の工程で除去され、上記他の
    工程において、上記層間絶縁膜を上記第２の領域の上記
    シリコン酸化膜上で除去するのに先立って、上記第１の
    領域の上記層間絶縁膜上に第２の導電層が形成されてい
    ることを特徴とする不揮発性半導体記憶装置の製造方法
    。
12. 【請求項１２】上記第１の領域の上記第１の導電層と上
    記第２の導電層は、それぞれ、上記浮遊ゲート電極と上
    記制御ゲート電極とを形成することを特徴とする請求項
    １１記載の不揮発性半導体記憶装置の製造方法。
13. 【請求項１３】上記周辺回路用ＭＯＳトランジスタの制
    御ゲート電極は上記第２の工程で形成された上記第１の
    導電層を含んでいることを特徴とする請求項１２記載の
    不揮発性半導体記憶装置の製造方法。
14. 【請求項１４】上記層間絶縁膜の一部は少なくともシリ
    コン窒化膜を含んでいることを特徴とする請求項１１又
    は請求項１２記載の不揮発性半導体記憶装置の製造方法
    。
15. 【請求項１５】上記層間絶縁膜の一部は少なくともシリ
    コン窒化膜を含んでいることを特徴とする請求項１３記
    載の不揮発性半導体記憶装置の製造方法。