JPH08186183A - 不揮発性半導体メモリ装置およびその製造方法 - Google Patents

不揮発性半導体メモリ装置およびその製造方法

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JPH08186183A
JPH08186183A JP6328631A JP32863194A JPH08186183A JP H08186183 A JPH08186183 A JP H08186183A JP 6328631 A JP6328631 A JP 6328631A JP 32863194 A JP32863194 A JP 32863194A JP H08186183 A JPH08186183 A JP H08186183A
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impurity diffusion
diffusion layer
trench
memory device
semiconductor memory
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JP6328631A
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Toshiyuki Nishihara
利幸 西原
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Original Assignee
Sony Corp
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Abstract

(57)【要約】 【目的】 メモリセルトランジスタ間のパンチスルーお
よび不純物拡散層で構成される配線層間のパンチスルー
を同時に効果的に防止し、しかも、さらに微細化を図る
ことができる不揮発性半導体メモリ装置およびその製造
方法を提供すること。 【構成】 ストライプ状のトレンチ２６が所定間隔で複
数形成された半導体基板２０と、トレンチ２６間に挟ま
れた半導体基板の表面にトレンチ２６と略平行に形成し
てある不純物拡散層２２ａ，２２ｂ，２２ｃと、不純物
拡散層の上に、絶縁層２４を介して、不純物拡散層と略
直交する方向に伸びるコントロールゲート３４とを有す
る不揮発性半導体メモリ装置。コントロールゲート３４
がトレンチ２６内に入り込む部分で、メモリセルトラン
ジスタ４０ａ，４０ｂが形成される。メモリセルトラン
ジスタは、フローティングゲート３０ａを有する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体メモリ
装置に係り、さらに詳しくは、メモリセルトランジスタ
間のパンチスルーおよび不純物拡散層で構成される配線
層間のパンチスルーを同時に効果的に防止し得る不揮発
性半導体メモリ装置に関する。
【０００２】
【従来の技術】近年、携帯用情報端末機器の普及および
発展に伴って、その外部記憶装置として、大容量フラッ
シュメモリの必要性が高まっている。ところで、フラッ
シュメモリのメモリセルサイズを縮小するため、ソース
・ドレイン領域の配線として、基板への不純物拡散層を
用いる方法が提案されている。この方法を採用した不揮
発性半導体メモリ装置の要部断面斜視図と要部平面図と
を、それぞれ図５，６に示す。
【０００３】図５，６に示すように、この不揮発性半導
体メモリ装置では、半導体基板２の表面に、ストライプ
状に、Ｎ型不純物拡散層４を形成し、この不純物拡散層
４をメモリ装置のビット線またはソース線として用い
る。不純物拡散層４の上には、同じくストライプ状に酸
化シリコン膜６が形成してある。酸化シリコン膜６間に
位置する半導体基板２の表面には、ゲート絶縁膜８が成
膜してあり、その上に、フローティングゲート１０が行
列状に形成してある。
【０００４】フローティングゲート１０の上には、中間
絶縁膜１２を介して、コントロールゲート１４が不純物
拡散層４の長手方向と略直交するように、所定間隔でス
トライプ状に形成してある。コントロールゲート１４間
に位置する半導体基板２のゲート絶縁膜８直下の表面に
は、拡散層４，４間の配線分離を行うための分離用不純
物拡散層１３が形成してある。この分離用不純物拡散層
１３の導電型は、Ｐ型である。この分離用不純物拡散層
１３の平面側パターンは、図６に示す斜線部のパターン
である。
【０００５】各メモリセルトランジスタのチャネルは、
各フローティングゲート１０毎に、その直下に位置する
ゲート絶縁膜８直下の半導体基板２の表面に形成され
る。このような構造の不揮発性半導体メモリ装置では、
メモリセル内にビット線用コンタクトを形成する必要が
なく、メモリセル面積を、通常のフローティングゲート
を有する不揮発性半導体メモリ装置に比較して、約３０
％以上縮小することができる。
【０００６】
【発明が解決しようとする課題】ところが、このような
最近提案されている不揮発性半導体メモリ装置では、ビ
ット線またはソース線となる不純物拡散層４，４間の配
線分離を、フィールド酸化膜ではなく、イオン打ち込み
法により形成された分離用不純物拡散層１３のみで行っ
ている。このため、セル面積の縮小が容易になる一方、
デザインルールが微細化すると、不純物拡散層４，４間
パンチスルーが発生してしまうと言う課題があった。
【０００７】特に、不純物拡散層４の上に、熱酸化法に
より酸化シリコン膜６を成長させる過程で、不純物拡散
層４の不純物は増速拡散をうけて、メモリセルトランジ
スタのチャネル方向や基板方向に広がってしまう。その
ため、上記の課題がさらに増長されるのみでなく、メモ
リセルトランジスタ間においても、パンチスルーが生じ
るおそれがある。
【０００８】本発明は、このような実状に鑑みてなさ
れ、メモリセルトランジスタ間のパンチスルーおよび不
純物拡散層で構成される配線層間のパンチスルーを同時
に効果的に防止し、しかも、さらに微細化を図ることが
できる不揮発性半導体メモリ装置およびその製造方法を
提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る不揮発性半導体メモリ装置は、ストラ
イプ状のトレンチが所定間隔で複数形成された半導体基
板と、前記トレンチ間に挟まれた半導体基板の表面に前
記トレンチと略平行に形成してある不純物拡散層と、前
記不純物拡散層の上に、絶縁層を介して、前記不純物拡
散層と略直交する方向に伸びるコントロールゲートとを
有し、前記コントロールゲートが前記トレンチ内に入り
込む部分で、メモリセルトランジスタが形成されること
を特徴とする。
【００１０】前記トレンチの内部には、ゲート絶縁膜を
介して、フローティングゲートが形成してあり、このフ
ローティングゲートの上に、中間絶縁膜を介して前記コ
ントロールゲートが形成してあることが好ましい。前記
トレンチの内周面には、メモリ用絶縁膜が形成してあ
り、そのメモリ用絶縁膜の上にコントロールゲートを形
成しても良い。
【００１１】前記メモリ用絶縁膜は電荷の蓄積および放
出が可能な膜で構成することができる。このような膜と
しては、窒素を含む絶縁膜を例示することができ、具体
的には、ＯＮＯ膜（ＳｉＯ2 ／ＳｉＮ／ＳｉＯ2 ）、Ｏ
Ｎ膜（ＳｉＮ／ＳｉＯ2 ）、ＳｉＮ膜などを例示するこ
とができる。
【００１２】前記メモリ用絶縁膜は、強誘電体薄膜で構
成することもできる。前記トレンチの側壁の一方にの
み、前記不純物拡散層と同じ導電型で不純物濃度が高い
領域が、不純物拡散層のトレンチ側壁下側に形成してあ
ることが好ましい。
【００１３】前記トレンチの一方の側壁に面する不純物
拡散層部分が、他方の側壁に面する不純物拡散層部分の
不純物濃度よりも高く成るように、前記トレンチで分離
された不純物拡散層を、トレンチ方向に伸びる低濃度不
純物拡散層部分と、この低濃度不純物拡散層部分に隣接
し且つ平行に形成される高濃度不純物拡散層部分とで構
成することもできる。
【００１４】前記コントロールゲートが形成されていな
いトレンチの底部には、前記不純物拡散層と反対の導電
型の配線間分離用不純物拡散層が形成してあることが好
ましい。前記不純物拡散層の導電型は、好ましくはＮ型
である。
【００１５】本発明に係る不揮発性半導体メモリ装置の
製造方法は、半導体基板のメモリセル領域の全面に、不
純物拡散層を形成する工程と、その後、半導体基板のメ
モリセル領域に、前記不純物拡散層を分離する深さで、
ストライプ状のトレンチを所定間隔で複数形成する工程
と、前記不純物拡散層の上に、絶縁層を介して、前記不
純物拡散層と略直交する方向にコントロールゲートを形
成し、前記コントロールゲートが前記トレンチ内に入り
込む部分で、メモリセルトランジスタを形成する工程と
を有する。
【００１６】前記コントロールゲートをマスクとして、
メモリセルトランジスタが形成される部分以外の前記ト
レンチ底部に、前記コントロールゲートおよびトレンチ
に対して自己整合的に、配線間分離用不純物拡散層を形
成する工程をさらに有することが好ましい。
【００１７】前記トレンチの内部には、ゲート絶縁膜を
介して、フローティングゲートを形成し、このフローテ
ィングゲートの上に、中間絶縁膜を介して前記コントロ
ールゲートを形成することが好ましい。前記トレンチの
側壁の一方にのみ、前記不純物拡散層と同じ導電型で不
純物濃度が高い領域を、斜めイオン注入法により、不純
物拡散層のトレンチ側壁下側に形成することが好まし
い。
【００１８】前記トレンチの一方の側壁に面する不純物
拡散層部分が、他方の側壁に面する不純物拡散層部分の
不純物濃度よりも高く成るように、前記トレンチで分離
された不純物拡散層を、トレンチ方向に伸びる低濃度不
純物拡散層部分と、この低濃度不純物拡散層部分に隣接
し且つ平行に形成される高濃度不純物拡散層部分とで構
成することもできる。
【００１９】
【作用】本発明に係る不揮発性半導体メモリ装置では、
半導体基板の表面に形成されたストライプ状の不純物拡
散層を、ビット線またはソース線として用いた構造であ
るので、メモリセルトランジスタ毎に、ビット線コンタ
クトのためのコンタクトが不要となり、メモリセルの縮
小が実現される。また、本発明では、メモリセルトラン
ジスタをトレンチ内に形成するので、この点でもメモリ
セルの縮小が容易になる。
【００２０】また、本発明に係る不揮発性半導体メモリ
装置では、ビット線またはソース線となる不純物拡散層
が、トレンチにより分離された形となるので、これらの
間の配線分離が確実となり、拡散層間でのパンチスルー
を確実に防止することができる。さらに、メモリセルト
ランジスタ間のパンチスルーも効果的に防止することが
できる。
【００２１】コントロールゲートが形成されていないト
レンチの底部に、不純物拡散層と反対の導電型の配線間
分離用不純物拡散層を形成すれば、拡散層間のパンチス
ルー防止およびメモリセルトランジスタ間のパンチスル
ー防止の作用が向上する。トレンチの側壁の一方にの
み、不純物拡散層と同じ導電型で不純物濃度が高い領域
を、不純物拡散層のトレンチ側壁下側に形成すれば、仮
想接地方式によるデータ書き込みの際に、書き込み対象
となるメモリセルトランジスタのドレイン近傍にのみ選
択的に高電界を発生させることができる。したがって、
隣接するメモリセルトランジスタへ誤書き込みすること
なく、目的とするメモリセルトランジスタへデータの書
き込みを行うことができる。
【００２２】また、同様な作用は、トレンチで分離され
た不純物拡散層を、トレンチ方向に伸びる低濃度不純物
拡散層部分と、この低濃度不純物拡散層部分に隣接し且
つ平行に形成される高濃度不純物拡散層部分とで構成す
ることでも得られる。本発明に係る不揮発性半導体メモ
リ装置の製造方法では、上記の構造を有する不揮発性半
導体メモリ装置を比較的シンプルな製造プロセスで製造
することができる。
【００２３】
【実施例】以下、本発明に係る不揮発性半導体メモリ装
置およびその製造方法を、図面に示す実施例に基づき、
詳細に説明する。第１実施例 図１，２に示す本発明の一実施例に係る不揮発性半導体
メモリ装置を製造するには、まず図１（Ａ）に示すよう
に、半導体基板２０を準備する。半導体基板２０として
は、単結晶シリコン基板が用いられる。半導体基板２０
の導電型は、Ｐ型およびＮ型のいずれでも良い。ただ
し、メモリセルトランジスタをＮ型ＭＯＳトランジスタ
で構成する場合には、メモリセル領域の基板表面がＰ型
となるように、Ｐ型基板あるいはＮ型基板にＰウェルが
形成してあるものを用いる。
【００２４】半導体基板２０のメモリセル領域の全面
に、イオン注入法により、ＡｓなどのＮ型不純物を導入
し、Ｎ型の不純物拡散層２２を形成する。不純物拡散層
２２の表面には、熱酸化とＣＶＤなどにより、基板の表
面に酸化シリコン膜などの絶縁膜２４を成膜する。絶縁
膜２４の膜厚は、特に限定されないが、たとえば５０〜
２００ｎｍ程度である。
【００２５】次に、絶縁膜２４および不純物拡散層２２
が形成された半導体基板２０の表面に、トレンチ２６を
ストライプ状に所定間隔で形成し、不純物拡散層２２
を、ストライプ状の不純物拡散層２２ａ，２２ｂ，２２
ｃ… に分離する。トレンチ２６の溝幅および深さは、
特に限定されないが、たとえば溝幅は、２００〜５００
ｎｍ程度であり、溝深さは、少なくとも不純物拡散層２
２を分離できる深さであり、たとえば２００〜５００ｎ
ｍとする。分離された不純物拡散層２２ａ，２２ｂ，２
２ｃがメモリ装置のビット線またはソース線となる。
【００２６】次に、図１（Ｃ）に示すように、熱処理後
ゲート酸化を行い、トレンチ２６内の内周面に、ゲート
絶縁膜２８を成膜する。ゲート絶縁膜２８の膜厚は、特
に限定されないが、たとえば１０ｎｍ程度である。次
に、このゲート絶縁膜２８の上に、フローティングゲー
トと成る第１導電層３０を成膜する。この第１導電層３
０は、たとえばリンを導入したポリシリコンで構成さ
れ、その膜厚は、たとえば５０〜２００ｎｍである。こ
の第１導電層３０は、ＣＶＤなどで成膜されるが、成膜
後に、トレンチ方向にエッチング加工される。
【００２７】次に、図１（Ｄ）に示すように、全面に中
間絶縁膜３２を成膜した後、コントロールゲート３４と
成る第２導電層を成膜する。中間絶縁膜３２は、たとえ
ばＯＮＯ膜（ＳｉＯ2 ／ＳｉＮ／ＳｉＯ2 ）または下層
酸化膜のない二層膜（ＳｉＮ／ＳｉＯ2 ）などで構成さ
れる。ＯＮＯ膜を成膜するには、第１導電層３０の表面
を熱酸化し、１４ｎｍ以下程度の酸化膜を成膜し、その
熱酸化膜上に、約１１ｎｍ以下程度の窒化シリコン膜を
ＣＶＤ法などで成膜し、その表面を熱酸化して、約２ｎ
ｍ以下程度の酸化膜を形成する。このような工程によ
り、三層構造のＯＮＯ膜を形成することができる。この
ＯＮＯ膜は、低リーク電流で膜厚制御性に優れている。
このＯＮＯ膜の膜厚は、酸化シリコン膜換算で、２２ｎ
ｍ以下程度である。
【００２８】コントロールゲート３４となる第２導電層
としては、特に限定されないが、たとえばポリシリコン
膜とシリサイド膜との積層膜であるポリサイド膜で構成
される。この第２導電層は、トレンチ２６の長手方向と
略直角方向に所定間隔でＲＩＥ（反応性イオンエッチン
グ）などでエッチング加工し、コントロールゲート３４
を形成する。そのエッチングに引続き、コントロールゲ
ート３４のパターンで、中間絶縁膜３２および第１導電
層３０もエッチング加工し、トレンチ２６内にフローテ
ィングゲート３０ａを形成する。なお、コントロールゲ
ート３４は、メモリ装置のワード線を兼ねる。
【００２９】次に、図１（Ｅ）に示すように、コントロ
ールゲート３４をマスクとして、イオン注入を行い、コ
ントロールゲートが形成されていないトレンチ２６の底
部に、不純物拡散層２２と反対の導電型の配線間分離用
不純物拡散層３８を形成する。イオン注入に用いる不純
物としては、たとえばＰ型の不純物であるボロンが用い
られる。イオン注入の条件としては、特に限定されない
が、たとえば２０〜５０ＫｅＶの注入エネルギーで、ド
ーズ量が１×１０12〜５×１０12／ｃｍ2 程度である。
【００３０】このようにして形成された配線間分離用不
純物拡散層３８は、拡散層２２ａ，２２ｂ，２２ｃ間の
配線分離を補強すると共に、トレンチ２６方向のメモリ
セルの素子分離を補強する。配線間分離用不純物拡散層
３８のパターンは、図２に示す斜線部分で示される。
【００３１】なお、図１，２では省略してあるが、コン
トロールゲート３４の上には、層間絶縁膜を介して、不
純物拡散層２２ａ，２２ｂ，２２ｃの抵抗を下げるため
のシャント用金属配線層が、これら拡散層と平行に設
け、所定のセル毎に、金属配線層と、拡散層とをコンタ
クトを通して接続することが好ましい。
【００３２】以上の製造プロセスで製造された本実施例
に係る不揮発性半導体メモリ装置では、コントロールゲ
ート３４とトレンチ２６との交点部分に位置するトレン
チ２６の内部にメモリセルトランジスタ４０ａ，４０ｂ
… が形成される。本実施例では、ビット線またはソー
ス線となる不純物拡散層２２ａ，２２ｂ，２２ｃで構成
される配線が、トレンチ２６により分離されており、大
きな実効分離幅を有している。さらに、メモリセルトラ
ンジスタ４０ａ，４０ｂ… がトレンチ内に形成されて
おり、トレンチ２６の長手方向と直角方向にトレンチ２
６に沿って大きな実効チャネル長を有している。すなわ
ち、本実施例に係る構造を採用することで、メモリセル
トランジスタのパンチスルーと配線間のパンチスルーと
を同時に防止することができる。
【００３３】第２実施例 本発明の第２の実施例に係る不揮発性半導体メモリ装置
は、アクセスするメモリセルに応じて同一の配線（スト
ライプ状の不純物拡散層）が、ビット線とソース線とに
使い分けされる、いわゆる「仮想接地方式」を用いた不
揮発性半導体メモリ装置に関する。
【００３４】以下、本実施例に係る不揮発性半導体メモ
リ装置について説明するが、前記第１実施例の不揮発性
半導体メモリ装置と共通する部材には、共通する符号を
付し、その重複する説明は、一部省略する。仮想接地方
式の不揮発性半導体メモリ装置では、たとえば図３
（Ｂ）に示すメモリセルトランジスタ４０ａにデータを
書き込む際には、不純物拡散層２２ａで構成された配線
を高電位にし、不純物拡散層２２ｂ，２２ｃで構成され
る配線１層を接地電位に固定する。一方、メモリセルト
ランジスタ４０ｂにデータを書き込む際には、不純物拡
散層２２ｂで構成される配線を高電位に設定し、不純物
拡散層２２ａ，２２ｃで構成される配線を接地電位に固
定する。
【００３５】そこで、本実施例では、以下に示す構造お
よび製造方法を採用することにより、隣接するメモリセ
ルトランジスタへの誤書き込みを防止している。すなわ
ち、図３（Ａ）に示すように、半導体基板２０の表面
に、トレンチ２６を形成した後、トレンチ２６と直交す
る方向であって、４５〜６０度の傾きの斜め方向から、
イオン注入を行う。その結果、トレンチ２６の側壁の一
方にのみ、不純物拡散層２２ａ，２２ｂ，２２ｃと同じ
導電型で不純物濃度が高い高濃度領域４２を、不純物拡
散層２２ａ，２２ｂ，２２ｃのトレンチ側壁下側に形成
する。その高濃度領域を形成するためのイオン注入条件
としては、特に限定されないが、不純物として、リンを
用いた場合に、１０〜３０ＫｅＶの注入エネルギー、１
×１０15〜５×１０15／ｃｍ2 のドーズ量の条件であ
る。
【００３６】その後の工程は、図１に示す第１実施例の
場合と同様である。そのプロセスの結果、作製された不
揮発性半導体メモリ装置の要部断面斜視図を図３（Ｂ）
に示す。コントロールゲート３４とトレンチ２６との交
点部に位置するトレンチ２６内にメモリセルトランジス
タ４０ａ，４０ｂが形成されるのは、図１に示す場合と
同様である。
【００３７】本実施例に係る不揮発性半導体メモリ装置
では、高濃度領域４２が、それぞれメモリセルトランジ
スタ４０ａ，４０ｂへのデータの書き込みの際、書き込
み対象となるトランジスタのドレイン近傍にのみに選択
的に高電界を発生させ、ホットキャリアによるデータの
書き込みを可能にする。それによって、たとえば拡散層
２２ｂを高電位、拡散層２２ａ，２２ｃを接地電位にし
た時には、メモリセルトランジスタ４０ａに誤書き込み
することなく、メモリセルトランジスタ４０ｂにデータ
を書き込むことができる。
【００３８】その他の作用は、前記第１実施例と同様で
ある。第３実施例 本発明の第３の実施例に係る不揮発性半導体メモリ装置
も、いわゆる「仮想接地方式」を用いた不揮発性半導体
メモリ装置に関する。
【００３９】以下、本実施例に係る不揮発性半導体メモ
リ装置について説明するが、前記第１実施例の不揮発性
半導体メモリ装置と共通する部材には、共通する符号を
付し、その重複する説明は、一部省略する。本実施例で
は、図４に示すように、トレンチ２６で分離された不純
物拡散層４８ａ，４８ｂ，４８ｃ… を、それぞれ、ト
レンチ方向に伸びる低濃度不純物拡散層部分４４と、こ
の低濃度不純物拡散層部分４４に隣接し且つ平行に形成
される高濃度不純物拡散層部分４６とで構成する。これ
ら不純物拡散層部分４４，４６は、同じ導電型であり、
たとえばＮ型で構成される。
【００４０】不純物濃度が相違する拡散層部分４４，４
６をストライプ状に形成するには、たとえば図１（Ａ）
に示す工程で、イオン注入工程を少なくとも二回行い、
拡散層部分４４，４６をストライプ状に形成する。その
後、トレンチを形成する。これらの結果、トレンチ２６
の一方の側壁に面する不純物拡散層部分４６が、他方の
側壁に面する不純物拡散層部分４４の不純物濃度よりも
高く成る。
【００４１】この構造を採用することにより、高濃度不
純物拡散層部分４６のジャンクション近傍に加わる電界
が選択的に強くなる。したがって、不純物拡散層４８ｂ
を高電位、拡散層４６ａ，４６ｃを接地電位にした時に
は、メモリセルトランジスタ４０ａに誤書き込みするこ
となく、メモリセルトランジスタ４０ｂにデータを書き
込むことができる。
【００４２】その他の作用は、前記第１実施例と同様で
ある。なお、本発明は、上述した実施例に限定されるも
のではなく、本発明の範囲内で種々に改変することがで
きる。たとえば、上記実施例では、トレンチ内に設けら
れるメモリセルトランジスタを、フローティングゲート
を有するダブルゲート型としたが、本発明は、これに限
定されず、たとえばＯＮＯ膜あるいはＯＮ膜あるいはＳ
ｉＮ膜をメモリ膜として有するＭＯＮＯＳ型、ＭＯＮＳ
型、ＭＮＳ型のシングルゲート型のメモリセルとしても
よい。または、分極状態のヒステリスを持つ強誘電体薄
膜をメモリ膜として有する構造のメモリセルトランジス
タであっても良い。
【００４３】
【発明の効果】以上説明してきたように、本発明によれ
ば、半導体基板の表面に形成されたストライプ状の不純
物拡散層を、ビット線またはソース線として用いた構造
であるので、メモリセルトランジスタ毎に、ビット線コ
ンタクトのためのコンタクトが不要となり、メモリセル
の縮小が実現される。また、本発明では、メモリセルト
ランジスタをトレンチ内に形成するので、この点でもメ
モリセルの縮小が容易になる。
【００４４】また、本発明に係る不揮発性半導体メモリ
装置では、ビット線またはソース線となる不純物拡散層
が、トレンチにより分離された形となるので、これらの
間の配線分離が確実となり、拡散層間でのパンチスルー
を確実に防止することができる。さらに、メモリセルト
ランジスタ間のパンチスルーも効果的に防止することが
できる。
【００４５】コントロールゲートが形成されていないト
レンチの底部に、不純物拡散層と反対の導電型の配線間
分離用不純物拡散層を形成すれば、拡散層間のパンチス
ルー防止およびメモリセルトランジスタ間のパンチスル
ー防止の効果が向上する。トレンチの側壁の一方にの
み、不純物拡散層と同じ導電型で不純物濃度が高い領域
を、不純物拡散層のトレンチ側壁下側に形成すれば、仮
想接地方式によるデータ書き込みの際に、書き込み対象
となるメモリセルトランジスタのドレイン近傍にのみ選
択的に高電界を発生させることができる。したがって、
隣接するメモリセルトランジスタへ誤書き込みすること
なく、目的とするメモリセルトランジスタへデータの書
き込みを行うことができる。
【００４６】また、同様な効果は、トレンチで分離され
た不純物拡散層を、トレンチ方向に伸びる低濃度不純物
拡散層部分と、この低濃度不純物拡散層部分に隣接し且
つ平行に形成される高濃度不純物拡散層部分とで構成す
ることでも得られる。本発明に係る不揮発性半導体メモ
リ装置の製造方法では、上記の構造を有する不揮発性半
導体メモリ装置を比較的シンプルな製造プロセスで製造
することができる。
【図面の簡単な説明】
【図１】図１（Ａ）〜（Ｅ）は本発明の一実施例に係る
不揮発性半導体メモリ装置の製造過程を示す要部断面斜
視図である。
【図２】図２は図１に示す製造プロセスで得られた不揮
発性半導体メモリ装置の要部平面図である。
【図３】図３（Ａ），（Ｂ）は本発明のその他の実施例
に係る不揮発性半導体メモリ装置の製造過程を示す要部
断面斜視図である。
【図４】図４は本発明のさらにその他の実施例に係る不
揮発性半導体メモリ装置の要部断面斜視図である。
【図５】図５は従来例に係る不揮発性半導体メモリ装置
の要部断面斜視図である。
【図６】図６は図５に示す従来例に係る不揮発性半導体
メモリ装置の要部平面図である。
【符号の説明】
２０… 半導体基板 ２２… 不純物拡散層 ２２ａ，２２ｂ，２２ｃ，４８ａ，４８ｂ，４８ｃ…
不純物拡散層 ２４… 絶縁膜 ２６… トレンチ ２８… ゲート絶縁膜 ３０… 第１導電層 ３０ａ… フローティングゲート ３２… 中間絶縁膜 ３４… コントロールゲート（ワード線） ３８… 配線間分離用不純物拡散層 ４０ａ，４０ｂ… メモリセルトランジスタ ４２… 高濃度領域 ４４… 低濃度不純物拡散層部分 ４６… 高濃度不純物拡散層部分
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 ストライプ状のトレンチが所定間隔で複
    数形成された半導体基板と、 前記トレンチ間に挟まれた半導体基板の表面に前記トレ
    ンチと略平行に形成してある不純物拡散層と、 前記不純物拡散層の上に、絶縁層を介して、前記不純物
    拡散層と略直交する方向に伸びるコントロールゲートと
    を有し、 前記コントロールゲートが前記トレンチ内に入り込む部
    分で、メモリセルトランジスタが形成される不揮発性半
    導体メモリ装置。
  2. 【請求項２】 前記トレンチの内部には、ゲート絶縁膜
    を介して、フローティングゲートが形成してあり、この
    フローティングゲートの上に、中間絶縁膜を介して前記
    コントロールゲートが形成してある請求項１に記載の不
    揮発性半導体メモリ装置。
  3. 【請求項３】 前記トレンチの内周面には、メモリ用絶
    縁膜が形成してあり、そのメモリ用絶縁膜の上にコント
    ロールゲートが積層してある請求項２に記載の不揮発性
    半導体メモリ装置。
  4. 【請求項４】 前記メモリ用絶縁膜が電荷の蓄積および
    放出が可能な膜である請求項３に記載の不揮発性半導体
    メモリ装置。
  5. 【請求項５】 前記メモリ用絶縁膜が強誘電体薄膜であ
    る請求項３に記載の不揮発性半導体メモリ装置。
  6. 【請求項６】 前記トレンチの側壁の一方にのみ、前記
    不純物拡散層と同じ導電型で不純物濃度が高い領域が、
    不純物拡散層のトレンチ側壁下側に形成してある請求項
    １〜５のいずれかに記載の不揮発性半導体メモリ装置。
  7. 【請求項７】 前記トレンチの一方の側壁に面する不純
    物拡散層部分が、他方の側壁に面する不純物拡散層部分
    の不純物濃度よりも高く成るように、前記トレンチで分
    離された不純物拡散層が、トレンチ方向に伸びる低濃度
    不純物拡散層部分と、この低濃度不純物拡散層部分に隣
    接し且つ平行に形成される高濃度不純物拡散層部分とで
    構成される請求項１〜５のいずれかに記載の不揮発性半
    導体メモリ装置。
  8. 【請求項８】 前記コントロールゲートが形成されてい
    ないトレンチの底部には、前記不純物拡散層と反対の導
    電型の配線間分離用不純物拡散層が形成してある請求項
    １〜７のいずれかに記載の不揮発性半導体メモリ装置。
  9. 【請求項９】 前記不純物拡散層の導電型がＮ型である
    請求項１〜８のいずれかに記載の不揮発性半導体メモリ
    装置。
  10. 【請求項１０】 半導体基板のメモリセル領域の全面
    に、不純物拡散層を形成する工程と、 その後、半導体基板のメモリセル領域に、前記不純物拡
    散層を分離する深さで、ストライプ状のトレンチを所定
    間隔で複数形成する工程と、 前記不純物拡散層の上に、絶縁層を介して、前記不純物
    拡散層と略直交する方向にコントロールゲートを形成
    し、前記コントロールゲートが前記トレンチ内に入り込
    む部分で、メモリセルトランジスタを形成する工程とを
    有する不揮発性半導体メモリ装置の製造方法。
  11. 【請求項１１】 前記コントロールゲートをマスクとし
    て、メモリセルトランジスタが形成される部分以外の前
    記トレンチ底部に、前記コントロールゲートおよびトレ
    ンチに対して自己整合的に、配線間分離用不純物拡散層
    を形成する工程をさらに有する請求項１０に記載の不揮
    発性半導体メモリ装置の製造方法。
  12. 【請求項１２】 前記トレンチの内部には、ゲート絶縁
    膜を介して、フローティングゲートを形成し、このフロ
    ーティングゲートの上に、中間絶縁膜を介して前記コン
    トロールゲートを形成することを特徴する請求項１０ま
    たは１１に記載の不揮発性半導体メモリ装置の製造方
    法。
  13. 【請求項１３】 前記トレンチの側壁の一方にのみ、前
    記不純物拡散層と同じ導電型で不純物濃度が高い領域
    を、斜めイオン注入法により、不純物拡散層のトレンチ
    側壁下側に形成することを特徴とする請求項１０〜１２
    のいずれかに記載の不揮発性半導体メモリ装置の製造方
    法。
  14. 【請求項１４】 前記トレンチの一方の側壁に面する不
    純物拡散層部分が、他方の側壁に面する不純物拡散層部
    分の不純物濃度よりも高く成るように、前記トレンチで
    分離された不純物拡散層を、トレンチ方向に伸びる低濃
    度不純物拡散層部分と、この低濃度不純物拡散層部分に
    隣接し且つ平行に形成される高濃度不純物拡散層部分と
    で構成する請求項１０〜１２のいずれかに記載の不揮発
    性半導体メモリ装置の製造方法。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6274432B1 (en) 1996-09-30 2001-08-14 Nec Corporation Method of making contactless nonvolatile semiconductor memory device having buried bit lines surrounded by grooved insulators
KR100398955B1 (ko) * 2001-08-02 2003-09-19 삼성전자주식회사 이이피롬 메모리 셀 및 형성 방법
KR100424189B1 (ko) * 1998-12-04 2004-09-18 주식회사 하이닉스반도체 플래쉬 메모리 셀
KR100487523B1 (ko) * 2002-04-15 2005-05-03 삼성전자주식회사 부유트랩형 비휘발성 메모리 소자 및 그 제조방법
JP2005531146A (ja) * 2002-06-21 2005-10-13 マイクロン　テクノロジー　インコーポレイテッド Ｎｒｏｍメモリセル、メモリアレイ、関連デバイス及び方法
US6969663B2 (en) 2002-08-30 2005-11-29 Fujitsu Limited Method of manufacturing a memory integrated circuit device
US7323383B2 (en) 2002-06-17 2008-01-29 Infineon Technologies Ag Method for fabricating an NROM memory cell arrangement

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6274432B1 (en) 1996-09-30 2001-08-14 Nec Corporation Method of making contactless nonvolatile semiconductor memory device having buried bit lines surrounded by grooved insulators
KR100308591B1 (ko) * 1996-09-30 2001-12-17 가네꼬 히사시 무접점불휘발성반도체메모리장치및그제조방법
KR100424189B1 (ko) * 1998-12-04 2004-09-18 주식회사 하이닉스반도체 플래쉬 메모리 셀
KR100398955B1 (ko) * 2001-08-02 2003-09-19 삼성전자주식회사 이이피롬 메모리 셀 및 형성 방법
KR100487523B1 (ko) * 2002-04-15 2005-05-03 삼성전자주식회사 부유트랩형 비휘발성 메모리 소자 및 그 제조방법
US7323383B2 (en) 2002-06-17 2008-01-29 Infineon Technologies Ag Method for fabricating an NROM memory cell arrangement
JP2005531146A (ja) * 2002-06-21 2005-10-13 マイクロン　テクノロジー　インコーポレイテッド Ｎｒｏｍメモリセル、メモリアレイ、関連デバイス及び方法
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