JPH04348080A - 不揮発性メモリ - Google Patents
不揮発性メモリInfo
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- JPH04348080A JPH04348080A JP3149413A JP14941391A JPH04348080A JP H04348080 A JPH04348080 A JP H04348080A JP 3149413 A JP3149413 A JP 3149413A JP 14941391 A JP14941391 A JP 14941391A JP H04348080 A JPH04348080 A JP H04348080A
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- Japan
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- write
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- insulating film
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＭＮＯＳやＭＯＮＯＳ等
の如きトラップ型の不揮発性メモリに関するものである
。
の如きトラップ型の不揮発性メモリに関するものである
。
【０００２】
【従来の技術】斯種のトラップ型の不揮発性メモリ（以
下「メモリ」という）を複数個マトリクス接続して所望
するマトリクス部分の書き込み・消去を自由に行い得る
ようにした半導体装置が提案されている。このような装
置では書き込みがなされるメモリと書き込みがなされな
いメモリが並存することになるが、書き込みの際に、書
き込み不要のメモリに書き込みが行なわれないようにす
るため例えば図４に示すように各メモリＭ１，Ｍ２にト
ランジスタＴＲ１，ＴＲ２がそれぞれメモリＭ１，Ｍ２
と対を成して設けることが行なわれている。
下「メモリ」という）を複数個マトリクス接続して所望
するマトリクス部分の書き込み・消去を自由に行い得る
ようにした半導体装置が提案されている。このような装
置では書き込みがなされるメモリと書き込みがなされな
いメモリが並存することになるが、書き込みの際に、書
き込み不要のメモリに書き込みが行なわれないようにす
るため例えば図４に示すように各メモリＭ１，Ｍ２にト
ランジスタＴＲ１，ＴＲ２がそれぞれメモリＭ１，Ｍ２
と対を成して設けることが行なわれている。
【０００３】即ち、今、図４において、メモリＭ１に書
き込みを行なうべくプログラム電圧ＶＰＰをゲ−トに印
加したとき、書き込み不要のメモリＭ２には書き込み禁
止電圧Ｖｉをドレインに与える。このとき、もしトラン
ジスタＴＲ２が存在しなければ、図５に示すこのメモリ
Ｍ２のドレイ領域２には電圧Ｖｉがかかるが、ソ−ス側
へ向けて、その電圧が下がっていき、ソ−ス領域３に近
い部分Ｗでは０Ｖになる。そのため、この部分Ｗに対応
する半導体基板１の表面とゲ−ト電極５間には電荷書き
込みバイアスがかかり、その部分Ｗに対応した絶縁膜４
の部分には電荷が蓄積されることになり、書き込みが行
なわれてしまう。
き込みを行なうべくプログラム電圧ＶＰＰをゲ−トに印
加したとき、書き込み不要のメモリＭ２には書き込み禁
止電圧Ｖｉをドレインに与える。このとき、もしトラン
ジスタＴＲ２が存在しなければ、図５に示すこのメモリ
Ｍ２のドレイ領域２には電圧Ｖｉがかかるが、ソ−ス側
へ向けて、その電圧が下がっていき、ソ−ス領域３に近
い部分Ｗでは０Ｖになる。そのため、この部分Ｗに対応
する半導体基板１の表面とゲ−ト電極５間には電荷書き
込みバイアスがかかり、その部分Ｗに対応した絶縁膜４
の部分には電荷が蓄積されることになり、書き込みが行
なわれてしまう。
【０００４】しかしながら、図４に示すようにトランジ
スタＴＲ２が存在しており且つ該トランジスタＴＲ２が
オ−プン（ＯＦＦ状態）であることから、前記部分Ｗの
電圧は０Ｖにならず、従って不要な書き込みは阻止され
る。尚、図５において、６はＳｉＯ２の酸化膜、７はＳ
ｉＮの窒化膜である。
スタＴＲ２が存在しており且つ該トランジスタＴＲ２が
オ−プン（ＯＦＦ状態）であることから、前記部分Ｗの
電圧は０Ｖにならず、従って不要な書き込みは阻止され
る。尚、図５において、６はＳｉＯ２の酸化膜、７はＳ
ｉＮの窒化膜である。
【０００５】前記図４のようにメモリとトランジスタを
対に設けたものは特開昭５９−２１１２８１号公報等に
おいても示されている。また、日立評論ＶＯＬ６８、Ｎ
Ｏ．７（１９８６−７）には図６で示すように１つの基
板上にメモリ部分８以外にゲ−トを２つ追加した形のメ
モリが提案されている。上記図４のメモリが１セルにつ
き２トランジスタであるのに対し、図６のメモリは１セ
ルにつき３トランジスタであるといえる。
対に設けたものは特開昭５９−２１１２８１号公報等に
おいても示されている。また、日立評論ＶＯＬ６８、Ｎ
Ｏ．７（１９８６−７）には図６で示すように１つの基
板上にメモリ部分８以外にゲ−トを２つ追加した形のメ
モリが提案されている。上記図４のメモリが１セルにつ
き２トランジスタであるのに対し、図６のメモリは１セ
ルにつき３トランジスタであるといえる。
【０００６】
【発明が解決しようとする課題】しかしながら、上述の
従来例ではメモリ部分以外にもトランジスタ部分を形成
するためセルの面積が大きくなるという欠点がある。し
かも、図４の従来例ではマトリクスの列ごとにソ−ス線
が存在するので、その点からもセルが大きくなり、且つ
デコ−ドの仕方も複雑になるのを避け得なっかった。ま
た、図６の従来例でも面積が大きくなるという欠点以外
にデコ−ド方法が複雑であって使用上不便であった。本
発明はこのような点に鑑みなされたものであって、セル
の面積が比較的小さく且つデコ−ド方法が容易な不揮発
性メモリを提供することを目的とする。
従来例ではメモリ部分以外にもトランジスタ部分を形成
するためセルの面積が大きくなるという欠点がある。し
かも、図４の従来例ではマトリクスの列ごとにソ−ス線
が存在するので、その点からもセルが大きくなり、且つ
デコ−ドの仕方も複雑になるのを避け得なっかった。ま
た、図６の従来例でも面積が大きくなるという欠点以外
にデコ−ド方法が複雑であって使用上不便であった。本
発明はこのような点に鑑みなされたものであって、セル
の面積が比較的小さく且つデコ−ド方法が容易な不揮発
性メモリを提供することを目的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
め本発明では、半導体基板のソ−ス領域とドレイン領域
間のチャンネル上における前記半導体基板とゲ−ト電極
間に電荷をトラップできる絶縁膜を介在させ且つ前記ソ
−ス領域とドレイン領域のうち一方に書き込み禁止電圧
が印加される不揮発性メモリにおいて、絶縁膜の下の半
導体基板部分と前記書き込み禁止電圧が印加されない他
の領域との間に抵抗体領域を設けた構成としている。
め本発明では、半導体基板のソ−ス領域とドレイン領域
間のチャンネル上における前記半導体基板とゲ−ト電極
間に電荷をトラップできる絶縁膜を介在させ且つ前記ソ
−ス領域とドレイン領域のうち一方に書き込み禁止電圧
が印加される不揮発性メモリにおいて、絶縁膜の下の半
導体基板部分と前記書き込み禁止電圧が印加されない他
の領域との間に抵抗体領域を設けた構成としている。
【０００８】
【作用】このような構成によると、例えばソ−スを接地
してドレインに書き込み禁止電圧を印加したとき、前記
抵抗体領域により電圧降下が抑えられてソ−ス領域側で
も基板電位（例えば０Ｖ）に近くならない。従って、従
来のような書き込み阻止専用のトランジスタがなくても
絶縁膜への電荷のトラップ（書き込み）が行なわれるこ
とはない。
してドレインに書き込み禁止電圧を印加したとき、前記
抵抗体領域により電圧降下が抑えられてソ−ス領域側で
も基板電位（例えば０Ｖ）に近くならない。従って、従
来のような書き込み阻止専用のトランジスタがなくても
絶縁膜への電荷のトラップ（書き込み）が行なわれるこ
とはない。
【０００９】
【実施例】以下図に示した実施例に従って本発明を説明
する。本発明を実施した図１の（ａ）において、１１は
絶縁膜４の下の半導体基板１の部分（従ってチャンネル
ＣＨ）とソ−ス領域３との間に設けた拡散によるＮ層か
らなる抵抗体領域である。この抵抗体領域１１はＮ−層
の場合は例えばリン又はヒ素を不純物として形成される
。尚、この抵抗体領域１１を形成した分だけ、ソ−ス領
域３は図の左方へシフトした位置に設けられている。
する。本発明を実施した図１の（ａ）において、１１は
絶縁膜４の下の半導体基板１の部分（従ってチャンネル
ＣＨ）とソ−ス領域３との間に設けた拡散によるＮ層か
らなる抵抗体領域である。この抵抗体領域１１はＮ−層
の場合は例えばリン又はヒ素を不純物として形成される
。尚、この抵抗体領域１１を形成した分だけ、ソ−ス領
域３は図の左方へシフトした位置に設けられている。
【００１０】このように構成されたメモリのドレイン電
極Ｄに書き込み禁止電圧Ｖｉを与えた場合、ドレイン領
域２からソ−ス領域３にかけての電位分布は図１の（ｂ
）のようになり、絶縁膜４の下で０Ｖに低下する部分は
存しないことになる。そのため、電荷が絶縁膜４（厳密
にいえば窒化膜７）内にトラップされず、電荷の書き込
みをしないという目的を達成することができる。
極Ｄに書き込み禁止電圧Ｖｉを与えた場合、ドレイン領
域２からソ−ス領域３にかけての電位分布は図１の（ｂ
）のようになり、絶縁膜４の下で０Ｖに低下する部分は
存しないことになる。そのため、電荷が絶縁膜４（厳密
にいえば窒化膜７）内にトラップされず、電荷の書き込
みをしないという目的を達成することができる。
【００１１】図２は図１（ａ）の等価回路を示しており
、Ｒは前記抵抗体領域１１による抵抗を表わしている。
、Ｒは前記抵抗体領域１１による抵抗を表わしている。
【００１２】図１において、メモリ部（従って絶縁膜４
）の下の半導体基板部分の左端の電位ＶはチャンネルＣ
Ｈの前記抵抗体領域１１の抵抗との比によって決まる。 ゲ−ト電極５に印加される書き込み電圧をＶＰＰとする
と、前記左端においてチャンネル部分との電位差はＶＰ
Ｐ−Ｖとなるので、この値を書き込み臨界電圧以下とす
るようにＶｉ及び抵抗体領域１１の抵抗Ｒの値を選ぶよ
うにする。
）の下の半導体基板部分の左端の電位ＶはチャンネルＣ
Ｈの前記抵抗体領域１１の抵抗との比によって決まる。 ゲ−ト電極５に印加される書き込み電圧をＶＰＰとする
と、前記左端においてチャンネル部分との電位差はＶＰ
Ｐ−Ｖとなるので、この値を書き込み臨界電圧以下とす
るようにＶｉ及び抵抗体領域１１の抵抗Ｒの値を選ぶよ
うにする。
【００１３】尚、上記の実施例では書き込み禁止電圧Ｖ
ｉをドレイン領域２側へ印加し、ソ−ス領域３側に抵抗
体領域１１を設けているが、ソ−ス領域３とドレイン領
域２を逆にしてソ−ス領域に書き込み電圧Ｖｉを印加し
、ドレイン領域側に抵抗体領域１１を設けるように構成
しても同様の効果が得られる。
ｉをドレイン領域２側へ印加し、ソ−ス領域３側に抵抗
体領域１１を設けているが、ソ−ス領域３とドレイン領
域２を逆にしてソ−ス領域に書き込み電圧Ｖｉを印加し
、ドレイン領域側に抵抗体領域１１を設けるように構成
しても同様の効果が得られる。
【００１４】次に、図３は上記図１の構成のメモリを使
用したメモリ・マトリクス回路であり、この回路におい
て、１２はＸ・デコ−ダ、１３はＹ・デコ−ダである。 今、点線枠１４内のメモリにのみ書き込みを行なう場合
、全てのメモリの基板１とソ−ス電極Ｓを接地するとと
もにワ−ドラインＬ１，Ｌ２，Ｌ４，Ｌ５及びビットラ
インＬ７を接地し、ワ−ドラインＬ３には書き込み電圧
ＶＰＰを与え、ビットラインＬ６とＬ８に書き込み禁止
電圧Ｖｉを与えればよい。このように本実施例のメモリ
を用いた場合、メモリ・マトリクス回路の配線数が少な
くなる。
用したメモリ・マトリクス回路であり、この回路におい
て、１２はＸ・デコ−ダ、１３はＹ・デコ−ダである。 今、点線枠１４内のメモリにのみ書き込みを行なう場合
、全てのメモリの基板１とソ−ス電極Ｓを接地するとと
もにワ−ドラインＬ１，Ｌ２，Ｌ４，Ｌ５及びビットラ
インＬ７を接地し、ワ−ドラインＬ３には書き込み電圧
ＶＰＰを与え、ビットラインＬ６とＬ８に書き込み禁止
電圧Ｖｉを与えればよい。このように本実施例のメモリ
を用いた場合、メモリ・マトリクス回路の配線数が少な
くなる。
【００１５】
【発明の効果】以上説明したように本発明によれば、従
来の不揮発性メモリに比し、書き込み禁止用のトランジ
スタを設けなくて済むので、メモリセルの面積が少なく
て済み、且つ書き込み時に要する配線数も少なくて済む
という効果があり、極めて有効である。
来の不揮発性メモリに比し、書き込み禁止用のトランジ
スタを設けなくて済むので、メモリセルの面積が少なく
て済み、且つ書き込み時に要する配線数も少なくて済む
という効果があり、極めて有効である。
【図１】 本発明を実施した不揮発性メモリの構成を
示す図。
示す図。
【図２】 その等価回路図。
【図３】 図１のメモリを使用したメモリ・マトリク
ス回路を示す回路図。
ス回路を示す回路図。
【図４】 従来例のメモリ・マトリクス回路の一部を
示す図。
示す図。
【図５】 従来例の不揮発性メモリの構成を示す図。
【図６】 他の従来例の等価回路図。
１ 半導体装置
２ ドレイン領域
３ ソ−ス領域
４ 絶縁膜
５ ゲ−ト電極
６ 酸化膜
７ 窒化膜
１１ 抵抗体領域
Claims (1)
- 【請求項１】半導体基板のソ−ス領域とドレイン領域間
のチャンネル上における前記半導体基板とゲ−ト電極間
に電荷をトラップできる絶縁膜を介在させ且つ前記ソ−
ス領域とドレイン領域のうち一方に書き込み禁止電圧が
印加される不揮発性メモリにおいて、前記絶縁膜の下の
半導体基板部分と前記書き込み禁止電圧が印加されない
他の領域との間に抵抗体領域を設けたことを特徴とする
不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03149413A JP3093328B2 (ja) | 1991-05-25 | 1991-05-25 | 不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03149413A JP3093328B2 (ja) | 1991-05-25 | 1991-05-25 | 不揮発性メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04348080A true JPH04348080A (ja) | 1992-12-03 |
| JP3093328B2 JP3093328B2 (ja) | 2000-10-03 |
Family
ID=15474579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03149413A Expired - Fee Related JP3093328B2 (ja) | 1991-05-25 | 1991-05-25 | 不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3093328B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8569847B2 (en) | 2011-03-24 | 2013-10-29 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6245182A (ja) * | 1985-08-23 | 1987-02-27 | Hitachi Vlsi Eng Corp | 半導体記憶装置 |
| JPH02117175A (ja) * | 1988-10-27 | 1990-05-01 | Matsushita Electron Corp | 半導体記憶装置 |
-
1991
- 1991-05-25 JP JP03149413A patent/JP3093328B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6245182A (ja) * | 1985-08-23 | 1987-02-27 | Hitachi Vlsi Eng Corp | 半導体記憶装置 |
| JPH02117175A (ja) * | 1988-10-27 | 1990-05-01 | Matsushita Electron Corp | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8569847B2 (en) | 2011-03-24 | 2013-10-29 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3093328B2 (ja) | 2000-10-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100728 Year of fee payment: 10 |
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