JPH02117175A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH02117175A JPH02117175A JP26946188A JP26946188A JPH02117175A JP H02117175 A JPH02117175 A JP H02117175A JP 26946188 A JP26946188 A JP 26946188A JP 26946188 A JP26946188 A JP 26946188A JP H02117175 A JPH02117175 A JP H02117175A
- Authority
- JP
- Japan
- Prior art keywords
- region
- silicon oxide
- oxide film
- film
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 33
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 239000012535 impurity Substances 0.000 claims abstract description 3
- 230000005641 tunneling Effects 0.000 claims description 2
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 14
- 238000009792 diffusion process Methods 0.000 abstract description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 10
- 229910052710 silicon Inorganic materials 0.000 abstract description 10
- 239000010703 silicon Substances 0.000 abstract description 10
- 230000005684 electric field Effects 0.000 abstract description 7
- 102100037807 GATOR complex protein MIOS Human genes 0.000 abstract 2
- 101000950705 Homo sapiens GATOR complex protein MIOS Proteins 0.000 abstract 2
- 230000015654 memory Effects 0.000 abstract 1
- 239000010408 film Substances 0.000 description 53
- 238000000034 method Methods 0.000 description 10
- 239000007789 gas Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000001947 vapour-phase growth Methods 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- -1 phosphorous ions Chemical class 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 229910017997 MIO3 Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ＭＩＯ８（金属−絶縁膜−酸化シリコン膜−
半導体）型の電界効果トランジスタからなる半導体記憶
装置に関し、特に、その信頼性向上を図ることのできる
新規な構造に関するものである。
半導体）型の電界効果トランジスタからなる半導体記憶
装置に関し、特に、その信頼性向上を図ることのできる
新規な構造に関するものである。
（従来の技術）
ＭＩＯ８型半導体記憶装置は、ゲート−基板間に２０〜
２５Ｖ程度の高電圧を印加して、酸化シリコン膜と絶縁
膜の界面、又はその近傍の絶縁膜中のトラップ準位に、
半導体側から電荷の注入、容積を行ない、トランジスタ
のしきい値電圧を変化させて情報を記憶させるものであ
る。
２５Ｖ程度の高電圧を印加して、酸化シリコン膜と絶縁
膜の界面、又はその近傍の絶縁膜中のトラップ準位に、
半導体側から電荷の注入、容積を行ない、トランジスタ
のしきい値電圧を変化させて情報を記憶させるものであ
る。
従来、ＭＩＯ８型半導体記憶装置の代表的なものとして
、第３図に示すようなＭＮＯＳ（金属−窒化シリコン膜
−酸化シリコン膜−半導体）構造の半導体記憶装置がよ
く知られている。１はＰ型シリコン基板、２及び３はソ
ース、ドレイン領域。
、第３図に示すようなＭＮＯＳ（金属−窒化シリコン膜
−酸化シリコン膜−半導体）構造の半導体記憶装置がよ
く知られている。１はＰ型シリコン基板、２及び３はソ
ース、ドレイン領域。
４は薄い酸化シリコン膜、５は窒化シリコン膜。
６はゲート電極である。第３図のような構造のＭＮＯ８
型半導体記憶装置では、ソース領域２及びドレイン領域
３の間にはさまれたチャネル領域に接して対向する部分
全体に、薄い酸化シリコン膜４が広がっており、通常そ
の厚さは電荷のトンネル領域を起こしやすくするために
、２０人程度と薄くしている。また、薄い酸化シリコン
膜４上の窒化シリコン膜５の膜厚は、２０〜２５Ｖの電
圧で書き込み、消去を行なうことができるように３００
〜５００人程度と、比ヒナ薄くなっている。
型半導体記憶装置では、ソース領域２及びドレイン領域
３の間にはさまれたチャネル領域に接して対向する部分
全体に、薄い酸化シリコン膜４が広がっており、通常そ
の厚さは電荷のトンネル領域を起こしやすくするために
、２０人程度と薄くしている。また、薄い酸化シリコン
膜４上の窒化シリコン膜５の膜厚は、２０〜２５Ｖの電
圧で書き込み、消去を行なうことができるように３００
〜５００人程度と、比ヒナ薄くなっている。
（発明が解決しようとする課題）
従って、従来の構成のＭＮＯ８型半導体記憶装置におい
て、ゲートをＯｖとし、ドレインに２０〜２５Ｖの高電
圧を印加した際に、ゲート電極−ドレイン間の電界が、
ドレイン基板間の電界に大きく影響を与え、ドレイン領
域近傍のチャネル領域で電界集中が起こり、ドレイン−
基板間にブレークダウンを生じたり、その領域上の薄い
酸化膜部分が破壊しやすいといった問題点を有しており
、回路設計上の一つの障害となっている。
て、ゲートをＯｖとし、ドレインに２０〜２５Ｖの高電
圧を印加した際に、ゲート電極−ドレイン間の電界が、
ドレイン基板間の電界に大きく影響を与え、ドレイン領
域近傍のチャネル領域で電界集中が起こり、ドレイン−
基板間にブレークダウンを生じたり、その領域上の薄い
酸化膜部分が破壊しやすいといった問題点を有しており
、回路設計上の一つの障害となっている。
本発明の目的は、こうした問題点に鑑み、ＭＮＯＳ型の
半導体記憶装置の耐圧向上を図ることのできる新規な構
造を提供することにある。
半導体記憶装置の耐圧向上を図ることのできる新規な構
造を提供することにある。
（課題を解決するための手段）
上記目的を達成すべく、本発明は、−導電型半導体基板
中に設けられたソース領域、ドレイン領域にはさまれた
チャネル領域上に、トンネリング媒体となりつる薄い酸
化シリコン膜を備え、前記薄い酸化シリコン膜上に絶縁
膜を備え、前記絶縁膜上にゲート電極を備えたゲート構
造を有する半導体記憶装置において、前記ゲート構造の
側面に絶縁膜よりなる側壁膜を備え、前記ソース領域及
びドレイン領域の少なくとも一方の領域は、前記チャネ
ル領域端部に直接液する第１の領域と、前記チャネル領
域から離れた位置にあって前記第１の領域に接し不純物
濃度が第１の領域よりも高い第２の領域とを有している
ことを特徴とするものである。
中に設けられたソース領域、ドレイン領域にはさまれた
チャネル領域上に、トンネリング媒体となりつる薄い酸
化シリコン膜を備え、前記薄い酸化シリコン膜上に絶縁
膜を備え、前記絶縁膜上にゲート電極を備えたゲート構
造を有する半導体記憶装置において、前記ゲート構造の
側面に絶縁膜よりなる側壁膜を備え、前記ソース領域及
びドレイン領域の少なくとも一方の領域は、前記チャネ
ル領域端部に直接液する第１の領域と、前記チャネル領
域から離れた位置にあって前記第１の領域に接し不純物
濃度が第１の領域よりも高い第２の領域とを有している
ことを特徴とするものである。
（作 用）
この構成によれば、トンネル領域である薄い酸化シリコ
ン膜及びトンネルした電荷をトラップする領域である絶
縁膜からなるゲート絶縁膜の端部が側壁の絶縁膜によっ
て覆われているため、ゲート電極とソース及びドレイン
間の電界を緩和することができ、さらにソース及びドレ
イン領域を低濃度と高濃度の２種類の拡散領域で形成し
ているため、拡散耐圧を向上させることが可能となり、
従来構造に比べ、ソース及びドレイン領域近傍のチャネ
ル領域での電界集中を緩和でき、耐圧特性を従来（１５
〜２０Ｖ程度）に比べ１０〜１５Ｖ向上させることがで
きる。
ン膜及びトンネルした電荷をトラップする領域である絶
縁膜からなるゲート絶縁膜の端部が側壁の絶縁膜によっ
て覆われているため、ゲート電極とソース及びドレイン
間の電界を緩和することができ、さらにソース及びドレ
イン領域を低濃度と高濃度の２種類の拡散領域で形成し
ているため、拡散耐圧を向上させることが可能となり、
従来構造に比べ、ソース及びドレイン領域近傍のチャネ
ル領域での電界集中を緩和でき、耐圧特性を従来（１５
〜２０Ｖ程度）に比べ１０〜１５Ｖ向上させることがで
きる。
（実施例）
本発明の一実施例の半導体記憶装置を、第１図を参照し
て説明する。
て説明する。
これは、Ｐ型シリコン基板１の中にＮ＋拡散領域７，８
．Ｎ″′拡散領域９，１０が形成され、Ｎ−拡散領域９
，１０にまたがって薄い酸化シリコン膜４が設けられ、
薄い酸化シリコン膜４の上に窒化シリコン＠５、ゲート
電極６が順次積層され、さらにゲート部分の側面に酸化
シリコン膜よりなる側壁膜１１が設けられた構造を有す
る。
．Ｎ″′拡散領域９，１０が形成され、Ｎ−拡散領域９
，１０にまたがって薄い酸化シリコン膜４が設けられ、
薄い酸化シリコン膜４の上に窒化シリコン＠５、ゲート
電極６が順次積層され、さらにゲート部分の側面に酸化
シリコン膜よりなる側壁膜１１が設けられた構造を有す
る。
次に、第１図に示すごとき構造を実現する製造方法の一
実施例を第２図に示す。
実施例を第２図に示す。
まず、第２図（Ａ）に示すように、Ｐ型シリコン塙板１
全面に、酸化シリコン膜１２を５００人の厚さに形成し
、さらに窒化シリコン膜１３を１２００人程度形成した
後、素子分離のため所定の部分を公知のフォトエツチン
グ技術でエツチングする。
全面に、酸化シリコン膜１２を５００人の厚さに形成し
、さらに窒化シリコン膜１３を１２００人程度形成した
後、素子分離のため所定の部分を公知のフォトエツチン
グ技術でエツチングする。
次いで、第２図（Ｂ）に示すように、通常の熱酸化法に
よりフィールド酸化膜１４をＩＰ程度形成する。
よりフィールド酸化膜１４をＩＰ程度形成する。
次に、第２図（Ｃ）に示すように、窒化シリコン膜１３
と、その下の酸化シリコン膜１２を順次エツチング除去
した後、８００℃、酸素雰囲気中で酸化して２０人程度
の薄い酸化シリコン膜４を形成する。
と、その下の酸化シリコン膜１２を順次エツチング除去
した後、８００℃、酸素雰囲気中で酸化して２０人程度
の薄い酸化シリコン膜４を形成する。
次いで、第２図（Ｄ）に示すように、酸化シリコン膜４
上に、シラン（Ｓ ｉ Ｈ４）とアンモニア（ＮＨ，）
の化学反応に基づく気相成長法により窒化シリコン膜５
を形成する。本実施例では、成長温度７５０℃、ガス流
量比Ｎ Ｈｓ ／ Ｓ ｘ Ｈ４＝ １００の条件下で
窒化シリコン膜５を５００人の厚さに形成した６次いで
、全面にリンをドープした（約２ ＸＩＯ”ａｎ−”）
ポリシリコン膜１５を４０００人程度形成し、次いでゲ
ートとなりうる部分のみを残して、ポリシリコン膜１５
、窒化シリコン膜５及び酸化シリコン膜４をフォトレジ
ストを用いた公知のフォトエツチング技術によりパター
ンニングし、次に、ポリシリコン膜１５とフィールド酸
化膜１４をマスクとして、リンイオンを打ち込み（５０
ｋｅＶ、１ＸＩＯ”ｃｍ−”）、Ｎ−拡散領域９，１０
を形成する。
上に、シラン（Ｓ ｉ Ｈ４）とアンモニア（ＮＨ，）
の化学反応に基づく気相成長法により窒化シリコン膜５
を形成する。本実施例では、成長温度７５０℃、ガス流
量比Ｎ Ｈｓ ／ Ｓ ｘ Ｈ４＝ １００の条件下で
窒化シリコン膜５を５００人の厚さに形成した６次いで
、全面にリンをドープした（約２ ＸＩＯ”ａｎ−”）
ポリシリコン膜１５を４０００人程度形成し、次いでゲ
ートとなりうる部分のみを残して、ポリシリコン膜１５
、窒化シリコン膜５及び酸化シリコン膜４をフォトレジ
ストを用いた公知のフォトエツチング技術によりパター
ンニングし、次に、ポリシリコン膜１５とフィールド酸
化膜１４をマスクとして、リンイオンを打ち込み（５０
ｋｅＶ、１ＸＩＯ”ｃｍ−”）、Ｎ−拡散領域９，１０
を形成する。
次に、第２図（Ｅ）に示すように、全面に酸化シリコン
膜１６をＳｉＨ，（Ｊ２ガスとＮ、Ｏガスとの化学反応
に基づく気相成長法により形成する０本実施例では、Ｎ
、Ｏ／ＳｉＨ，Ｃｆｆ、＝ ２，９００℃の条件下で約
３０００人形成した。
膜１６をＳｉＨ，（Ｊ２ガスとＮ、Ｏガスとの化学反応
に基づく気相成長法により形成する０本実施例では、Ｎ
、Ｏ／ＳｉＨ，Ｃｆｆ、＝ ２，９００℃の条件下で約
３０００人形成した。
次いで、第２図（Ｆ）に示すように、ゲート部分の側面
に酸化シリコン膜１６の一部が側壁として残るように、
酸化シリコン膜１６を公知の異方性エツチング技術によ
り除去する０本実施例では、フレオンガスと酸素ガスの
混合ガスを用いた異方性エツチングを適用した１次いで
、Ｎ”拡散領域７゜８を、フォトレジストをマスクとし
てヒ素イオンを打ち込み（４０ｋｅＶ、 ２ ＸＩＯ”
ａｍ−”）形成する。
に酸化シリコン膜１６の一部が側壁として残るように、
酸化シリコン膜１６を公知の異方性エツチング技術によ
り除去する０本実施例では、フレオンガスと酸素ガスの
混合ガスを用いた異方性エツチングを適用した１次いで
、Ｎ”拡散領域７゜８を、フォトレジストをマスクとし
てヒ素イオンを打ち込み（４０ｋｅＶ、 ２ ＸＩＯ”
ａｍ−”）形成する。
次いで、第２図（Ｇ）に示すように、公知の気相成長法
により、酸化シリコン膜１７を全面に被着した後、ソー
ス、ドレインの押し込みと酸化シリコン膜１７の緻密化
のために、１０００℃で、２０分、Ｎ２雰囲気中で熱処
理を行なう。最後に、公知のフォトエツチング技術によ
りコンタクト孔を開孔し、アルミニウム電極１８を形成
し、第２図（Ｇ）に示すごときＭＮＯ８型半導体記憶装
置を作製することができる。
により、酸化シリコン膜１７を全面に被着した後、ソー
ス、ドレインの押し込みと酸化シリコン膜１７の緻密化
のために、１０００℃で、２０分、Ｎ２雰囲気中で熱処
理を行なう。最後に、公知のフォトエツチング技術によ
りコンタクト孔を開孔し、アルミニウム電極１８を形成
し、第２図（Ｇ）に示すごときＭＮＯ８型半導体記憶装
置を作製することができる。
本実施例では、Ｎ０拡散領域７，８をフォトレジストを
マスクにして形成する方法を示したが、別の実施例とし
て側壁膜の形成条件を適当に選べば、側壁膜をマスクと
して自己整合的に形成できる。
マスクにして形成する方法を示したが、別の実施例とし
て側壁膜の形成条件を適当に選べば、側壁膜をマスクと
して自己整合的に形成できる。
また１本実施例ではＭＩＯ３型半導体記憶装置としてＭ
ＮＯＳ型の半導体記憶装置の場合について述べたが、ゲ
ート絶縁膜として窒化シリコン膜上を酸化したＭＯＮＯ
８（金属−酸化シリコン膜−窒化シリコン膜−酸化シリ
コン膜−半導体）構造でもよく、さらに窒化シリコン膜
の代りに、例えば酸化アルミニウム＜Ａａ２ｏ ｚ ）
、酸化タンタル（Ｔ ａｍ Ｏｚ ）等の高誘電体膜を
用いてもよいことは言うまでもない。
ＮＯＳ型の半導体記憶装置の場合について述べたが、ゲ
ート絶縁膜として窒化シリコン膜上を酸化したＭＯＮＯ
８（金属−酸化シリコン膜−窒化シリコン膜−酸化シリ
コン膜−半導体）構造でもよく、さらに窒化シリコン膜
の代りに、例えば酸化アルミニウム＜Ａａ２ｏ ｚ ）
、酸化タンタル（Ｔ ａｍ Ｏｚ ）等の高誘電体膜を
用いてもよいことは言うまでもない。
（発明の効果）
以上説明したところから明らがなように１本発明によれ
ば、ＭＩＯ８ＩＯ８型半導体記憶装置イン及びソース領
域近傍のチャネル領域での電界集中が緩和され、耐圧特
性の向上を図ることが可能となり、ＭＩＯ８ＩＯ８型半
導体記憶装置頼化に大きく寄与するものである。
ば、ＭＩＯ８ＩＯ８型半導体記憶装置イン及びソース領
域近傍のチャネル領域での電界集中が緩和され、耐圧特
性の向上を図ることが可能となり、ＭＩＯ８ＩＯ８型半
導体記憶装置頼化に大きく寄与するものである。
第１図は１本発明の一実施例のＭＮＯ８型半導体記憶装
置の構成を示す断面図、第２図は、同半導体記憶装置の
製造方法を示す図、第３図は、従来のＭＮＯ８型半導体
記憶装置の構成を示す断面図である。 １ ・・・Ｐ型シリコン基板、 ４・・・薄い酸化シリ
コン膜、 ５ ・・・窒化シリコン膜。 ６ ・・・ゲート電極、 ７，８ ・・・Ｎｏ拡散領域
、９，１０・・・Ｎ−拡散領域、 １１・・・側壁酸化シリコン膜。 特許出願人 松下電子工業株式会社 第１図 １ ・・・ ４ ・・ ５ ・・・ ６ ・・ ７．８・・・ ９．１０・・・ １１ ・・・ Ｐ型シリコン纂棟 簿−・醸化シリフン該 望化シ゛ノフｉ嗅 ケ゛−ト電極 Ｎ＋Ｊ広岸０宍域 Ｎ−ｊ九蘇預緘 イ［４’２φ良化シリコン騰 第２図 第２図 第３図 １・・Ｐ型シソコン基板 ２．３・・ソース８よＵ・ドレイン＠瑣４ ・・・薄り
１変化シリコン臘 ５ 、、、ｑ化シリコン腰 ６・・・ ケ゛−ト屯極
置の構成を示す断面図、第２図は、同半導体記憶装置の
製造方法を示す図、第３図は、従来のＭＮＯ８型半導体
記憶装置の構成を示す断面図である。 １ ・・・Ｐ型シリコン基板、 ４・・・薄い酸化シリ
コン膜、 ５ ・・・窒化シリコン膜。 ６ ・・・ゲート電極、 ７，８ ・・・Ｎｏ拡散領域
、９，１０・・・Ｎ−拡散領域、 １１・・・側壁酸化シリコン膜。 特許出願人 松下電子工業株式会社 第１図 １ ・・・ ４ ・・ ５ ・・・ ６ ・・ ７．８・・・ ９．１０・・・ １１ ・・・ Ｐ型シリコン纂棟 簿−・醸化シリフン該 望化シ゛ノフｉ嗅 ケ゛−ト電極 Ｎ＋Ｊ広岸０宍域 Ｎ−ｊ九蘇預緘 イ［４’２φ良化シリコン騰 第２図 第２図 第３図 １・・Ｐ型シソコン基板 ２．３・・ソース８よＵ・ドレイン＠瑣４ ・・・薄り
１変化シリコン臘 ５ 、、、ｑ化シリコン腰 ６・・・ ケ゛−ト屯極
Claims (1)
- 一導電型半導体基板中に設けられたソース領域及びドレ
イン領域にはされまたチャネル領域上に、トンネリング
媒体となりうる薄い酸化シリコン膜を備え、前記薄い酸
化シリコン膜上に絶縁膜を備え、前記絶縁膜上にゲート
電極を備えたゲート構造を有する半導体記憶装置におい
て、前記ゲート構造の側面に絶縁膜よりなる側壁膜を備
え、前記ソース領域及びドレイン領域の少なくとも一方
の領域は、前記チャネル領域の端部に直接接する第１の
領域と、前記チャネル領域から離れた位置にあって前記
第１の領域に接し不純物濃度が第１の領域よりも高い第
２の領域とを有していることを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26946188A JPH02117175A (ja) | 1988-10-27 | 1988-10-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26946188A JPH02117175A (ja) | 1988-10-27 | 1988-10-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02117175A true JPH02117175A (ja) | 1990-05-01 |
Family
ID=17472761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26946188A Pending JPH02117175A (ja) | 1988-10-27 | 1988-10-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02117175A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04348080A (ja) * | 1991-05-25 | 1992-12-03 | Rohm Co Ltd | 不揮発性メモリ |
| WO2003028112A1 (fr) * | 2001-09-20 | 2003-04-03 | Renesas Technology Corp. | Dispositif de circuit integre a semi-conducteur et son procede de fabrication |
| US7585731B2 (en) | 2004-02-20 | 2009-09-08 | Renesas Technology Corp. | Semiconductor integrated circuit device and its manufacturing method |
-
1988
- 1988-10-27 JP JP26946188A patent/JPH02117175A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04348080A (ja) * | 1991-05-25 | 1992-12-03 | Rohm Co Ltd | 不揮発性メモリ |
| WO2003028112A1 (fr) * | 2001-09-20 | 2003-04-03 | Renesas Technology Corp. | Dispositif de circuit integre a semi-conducteur et son procede de fabrication |
| US7067875B2 (en) | 2001-09-20 | 2006-06-27 | Renesas Technology Corp. | Semiconductor integrated circuit device and its manufacturing method |
| US7547602B2 (en) | 2001-09-20 | 2009-06-16 | Renesas Technology Corp. | Semiconductor integrated circuit device and its manufacturing method |
| US7585731B2 (en) | 2004-02-20 | 2009-09-08 | Renesas Technology Corp. | Semiconductor integrated circuit device and its manufacturing method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH11135654A (ja) | スプリット・ゲート型フラッシュ・メモリー セルの構造 | |
| JP2001044393A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JPH0964205A (ja) | 窒化シリコン膜の形成方法 | |
| JPH02117175A (ja) | 半導体記憶装置 | |
| JP2004022575A (ja) | 半導体装置 | |
| JPS63244683A (ja) | 電界効果型半導体装置およびその製造方法 | |
| JP3095489B2 (ja) | 半導体装置とその製造方法 | |
| JP3405664B2 (ja) | 半導体装置及びその製造方法 | |
| JP3088556B2 (ja) | 半導体装置の製法 | |
| JPH02277269A (ja) | 不揮発性メモリ装置の製造方法 | |
| JPH0888286A (ja) | 半導体記憶装置の製造方法 | |
| JP3198141B2 (ja) | 半導体不揮発性記憶素子の製造方法 | |
| JPH03132079A (ja) | 半導体不揮発性記憶装置 | |
| JP2861025B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPH0227773A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH0341775A (ja) | 半導体記憶装置の製造方法 | |
| JPH05129632A (ja) | 電荷トラツプ膜 | |
| JPH06296029A (ja) | 半導体不揮発性記憶素子とその製造方法 | |
| JPH06318709A (ja) | 半導体不揮発性記憶装置およびその製造方法 | |
| JPS6042632B2 (ja) | 半導体装置 | |
| JPH03211883A (ja) | 半導体装置およびその製造方法 | |
| JPS63131575A (ja) | Ｍｏｓトランジスタおよびその製造方法 | |
| JPS6151974A (ja) | 半導体装置の製造方法 | |
| KR0135069B1 (ko) | 반도체 기억장치 및 그 제조방법 | |
| JPH04137735A (ja) | 半導体装置およびその製造方法 |