JPH0434828B2 - - Google Patents
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- JPH0434828B2 JPH0434828B2 JP59174976A JP17497684A JPH0434828B2 JP H0434828 B2 JPH0434828 B2 JP H0434828B2 JP 59174976 A JP59174976 A JP 59174976A JP 17497684 A JP17497684 A JP 17497684A JP H0434828 B2 JPH0434828 B2 JP H0434828B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- output
- semiconductor integrated
- integrated circuit
- output buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
Landscapes
- Power Sources (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
［技術分野］
この発明は、半導体集積回路技術さらには半導
体集積回路装置における電源配線の形成に適用し
て特に有用な技術に関し、例えばCRTコントロ
ーラのような論理LSI（大規模集積回路）におけ
る出力バツフアへの電源配線の形成に利用して有
効な技術に関する。
体集積回路装置における電源配線の形成に適用し
て特に有用な技術に関し、例えばCRTコントロ
ーラのような論理LSI（大規模集積回路）におけ
る出力バツフアへの電源配線の形成に利用して有
効な技術に関する。
［背景技術］
従来、LSIにおける電源パツド２から出力バツ
フアへの電源配線は、一般に第２図に示すように
共通の電源配線３によつて行なわれることが多
い。ところが、例えばCRTコントローラのよう
に出力バツフアを多数有する論理LSIに、上記の
ような電源配線方式を適用すると、例えば第２図
において、クロツクφ1に同期して動作する複数
の出力バツフア１a1〜１anの出力A1〜Anが、第
３図に示すように一斉にハイレベルからロウレベ
ルに変化するように動作すると、電源配線３に大
きな過渡電流が流れ、電源配線３のもつインピー
ダンス成分によつて、電源配線３を共通にし、タ
イミングの異なるクロツクφ2に同期して動作す
る他の出力バツフア１ｂの出力Ｂのロウレベルが
一瞬浮き上がつてノイズｎがのつてしまう。これ
によつて、この出力バツフア１ｂの出力Ｂを受け
る側の回路が誤動作したり、誤まつたデータをラ
ツチしてしまうおそれがある。
フアへの電源配線は、一般に第２図に示すように
共通の電源配線３によつて行なわれることが多
い。ところが、例えばCRTコントローラのよう
に出力バツフアを多数有する論理LSIに、上記の
ような電源配線方式を適用すると、例えば第２図
において、クロツクφ1に同期して動作する複数
の出力バツフア１a1〜１anの出力A1〜Anが、第
３図に示すように一斉にハイレベルからロウレベ
ルに変化するように動作すると、電源配線３に大
きな過渡電流が流れ、電源配線３のもつインピー
ダンス成分によつて、電源配線３を共通にし、タ
イミングの異なるクロツクφ2に同期して動作す
る他の出力バツフア１ｂの出力Ｂのロウレベルが
一瞬浮き上がつてノイズｎがのつてしまう。これ
によつて、この出力バツフア１ｂの出力Ｂを受け
る側の回路が誤動作したり、誤まつたデータをラ
ツチしてしまうおそれがある。
ところで、電源配線を共通する回路間の電源ノ
イズによる誤動作を防止する方法として、各回路
ブロツクごとに、電源パツドから別々の電源配線
を引き出して電源電圧を供給するようにした発明
が提案されている（例えば特願昭和59−38519
号）。
イズによる誤動作を防止する方法として、各回路
ブロツクごとに、電源パツドから別々の電源配線
を引き出して電源電圧を供給するようにした発明
が提案されている（例えば特願昭和59−38519
号）。
しかしながら、これらの構成では、消費電流の
大小によつて配線を分割することを特徴としてお
り、出力バツフアのノイズには有効ではない。
大小によつて配線を分割することを特徴としてお
り、出力バツフアのノイズには有効ではない。
［発明の目的］
この発明の目的は、ある出力バツフアの動作に
よつて他の出力バツフアの出力信号にノイズが発
生しにくいようにして、LSIの誤動作を防止する
ことができるような電源配線方式を提供すること
にある。
よつて他の出力バツフアの出力信号にノイズが発
生しにくいようにして、LSIの誤動作を防止する
ことができるような電源配線方式を提供すること
にある。
この発明の前記ならびにそのほかの目的と新規
な特徴については、本明細書の記述および添附図
面から明かになるであろう。
な特徴については、本明細書の記述および添附図
面から明かになるであろう。
［発明の概要］
本願において開示される発明のうち代表的なも
のの概要を説明すれば、下記のとおりである。
のの概要を説明すれば、下記のとおりである。
すなわち、LSIの出力信号はすべて同じタイミ
ングで他のLSIに取り込まれるものでないこと、
また出力信号は、ラツチされるときにノイズがな
ければそれ以外のときにノイズがあつても他の
LSIの誤動作を引き起こすものでないことに着目
し、タイミングの異なる出力バツフアごとに電源
配線を分割して、電源電圧を供給させるようにす
ることによつて、あるタイミングの出力バツフア
の出力信号がラツチされるときには他の異なるタ
イミングの出力バツフアの出力変化によつてノイ
ズが発生されないようにして、LSIの誤動作を防
止するという上記目的を達成するものである。
ングで他のLSIに取り込まれるものでないこと、
また出力信号は、ラツチされるときにノイズがな
ければそれ以外のときにノイズがあつても他の
LSIの誤動作を引き起こすものでないことに着目
し、タイミングの異なる出力バツフアごとに電源
配線を分割して、電源電圧を供給させるようにす
ることによつて、あるタイミングの出力バツフア
の出力信号がラツチされるときには他の異なるタ
イミングの出力バツフアの出力変化によつてノイ
ズが発生されないようにして、LSIの誤動作を防
止するという上記目的を達成するものである。
［実施例］
第１図は、本発明をLSIの出力バツフアへ電源
電圧Vssを供給する配線に適用した場合の基本構
成を示す。
電圧Vssを供給する配線に適用した場合の基本構
成を示す。
この実施例では、クロツクφ1に同期して動作
される複数個の出力バツフア１a1，１a2，……１
anと、クロツクφ1と異なるタイミングのクロツ
クφ2に同期、もしくはクロツクに全く同期しな
いで動作される出力バツフア１b1〜１bmに応じ
て、それぞれ別個の電源パツド２ａと２ｂを設け
るとともに、その電源パツド２ａ，２ｂから引き
出された別々の電源配線３ａ，３ｂを通して、接
地電位のような電源電圧Vssが供給されるように
されている。
される複数個の出力バツフア１a1，１a2，……１
anと、クロツクφ1と異なるタイミングのクロツ
クφ2に同期、もしくはクロツクに全く同期しな
いで動作される出力バツフア１b1〜１bmに応じ
て、それぞれ別個の電源パツド２ａと２ｂを設け
るとともに、その電源パツド２ａ，２ｂから引き
出された別々の電源配線３ａ，３ｂを通して、接
地電位のような電源電圧Vssが供給されるように
されている。
上記配線方式によると、例えば第４図に示すよ
うに、クロツクφ1に同期して動作される出力バ
ツフア１a1〜１anのうち１anの出力Anのみがロ
ウレベルのまま変化しないで、他の出力バツフア
１a1〜１ａ（ｎ−1）の出力A1〜Ａ（ｎ−1）がすべ
て同時にハイレベルからロウレベルに変化して、
電源配線３ａに大きな過渡電流が流されたとす
る。すると、この過渡電流によつて電源電圧Vss
の電位が浮き上がつて出力バツフア１anの出力
An′にノイズｎが現われる。しかして、これらの
出力バツフア１a1〜１anの出力A1〜Anを受ける
側の回路では、通常クロツクφ1の変化（実施例
では立上がり）のタイミングよりも少し遅れて、
出力バツフア１a1〜１anの出力が安定するT2で
示すようなタイミングで、出力A1〜Anをラツチ
するようにされることが多い。そのため、仮に出
力バツフア１a1〜１ａ（ｎ−1）の出力変化の影響
を受けて出力Anのノイズn′がのつたとしても、
そのノイズn′はタイミングT2とは異なるタイミ
ングＴで発生するので、誤まつた出力信号がラツ
チされるおそれはない。
うに、クロツクφ1に同期して動作される出力バ
ツフア１a1〜１anのうち１anの出力Anのみがロ
ウレベルのまま変化しないで、他の出力バツフア
１a1〜１ａ（ｎ−1）の出力A1〜Ａ（ｎ−1）がすべ
て同時にハイレベルからロウレベルに変化して、
電源配線３ａに大きな過渡電流が流されたとす
る。すると、この過渡電流によつて電源電圧Vss
の電位が浮き上がつて出力バツフア１anの出力
An′にノイズｎが現われる。しかして、これらの
出力バツフア１a1〜１anの出力A1〜Anを受ける
側の回路では、通常クロツクφ1の変化（実施例
では立上がり）のタイミングよりも少し遅れて、
出力バツフア１a1〜１anの出力が安定するT2で
示すようなタイミングで、出力A1〜Anをラツチ
するようにされることが多い。そのため、仮に出
力バツフア１a1〜１ａ（ｎ−1）の出力変化の影響
を受けて出力Anのノイズn′がのつたとしても、
そのノイズn′はタイミングT2とは異なるタイミ
ングＴで発生するので、誤まつた出力信号がラツ
チされるおそれはない。
一方、第２図のような従来の配線方式が適用さ
れたLSIでは、出力バツフア１a1〜１anの出力の
変化の影響で動作タイミングの異なる出力バツフ
ア１ｂの出力Ｂにノイズｎが発生される。そのた
め、この出力Ｂのラツチタイミングが出力バツフ
アA1〜Anの変化タイミングＴと一致している
と、出力Ｂを受ける側の回路が誤まつた出力信号
をラツチしたり、出力Ｂのノイズで誤動作された
りするおそれがある。
れたLSIでは、出力バツフア１a1〜１anの出力の
変化の影響で動作タイミングの異なる出力バツフ
ア１ｂの出力Ｂにノイズｎが発生される。そのた
め、この出力Ｂのラツチタイミングが出力バツフ
アA1〜Anの変化タイミングＴと一致している
と、出力Ｂを受ける側の回路が誤まつた出力信号
をラツチしたり、出力Ｂのノイズで誤動作された
りするおそれがある。
これに対し、上記実施例の配線方式によると、
出力バツフア１a1〜１anと１b1〜１bmの電源配
線が別々にされているため、出力バツフア１a1〜
１anの出力変化によつて出力バツフア１b1〜１
bmの出力B1〜Bmには、例えば共通の電源ピン
のインピーダンス成分によつて非常に小さなノイ
ズｎ”が発生されるだけであるので、タイミング
Ｔで出力Ｂをラツチしても誤まつたデータがラツ
チされることはない。また、出力Ｂを受けこれに
よつてラツチを行なう回路があつても、小さなノ
イズｎ”で誤まつてラツチが行なわれるおそれは
ない。
出力バツフア１a1〜１anと１b1〜１bmの電源配
線が別々にされているため、出力バツフア１a1〜
１anの出力変化によつて出力バツフア１b1〜１
bmの出力B1〜Bmには、例えば共通の電源ピン
のインピーダンス成分によつて非常に小さなノイ
ズｎ”が発生されるだけであるので、タイミング
Ｔで出力Ｂをラツチしても誤まつたデータがラツ
チされることはない。また、出力Ｂを受けこれに
よつてラツチを行なう回路があつても、小さなノ
イズｎ”で誤まつてラツチが行なわれるおそれは
ない。
なお、電源配線の分割の仕方は、上記説明から
も分かるように、その出力をラツチするタイミン
グもしくはその出力で動作されるタイミングの異
なる出力バツフアごとに分割するのが最もよい。
ただし、通常出力がラツチされもしくはその出力
で動作されるタイミングが異なる出力バツフア
は、異なるタイミングの信号（クロツク）で動作
されることが多いので、上記実施例のごとくタイ
ミングの異なるクロツクで動作される出力バツフ
アごとに電源配線を分割してやることができる。
も分かるように、その出力をラツチするタイミン
グもしくはその出力で動作されるタイミングの異
なる出力バツフアごとに分割するのが最もよい。
ただし、通常出力がラツチされもしくはその出力
で動作されるタイミングが異なる出力バツフア
は、異なるタイミングの信号（クロツク）で動作
されることが多いので、上記実施例のごとくタイ
ミングの異なるクロツクで動作される出力バツフ
アごとに電源配線を分割してやることができる。
このように、タイミングの異なる出力バツフア
ごとに電源配線を分けるようにすれば、誤動作は
確実に防止できる。
ごとに電源配線を分けるようにすれば、誤動作は
確実に防止できる。
なお、出力タイミングの異なる出力バツフアの
グループが３種類以上ある場合には、それに応じ
て電源配線を分割してやればよい。
グループが３種類以上ある場合には、それに応じ
て電源配線を分割してやればよい。
次に、より具体的な実施例として、本発明を
CRT表示装置を備えたグラフイツク表示システ
ムを構成するACRTC（アドバーンストCRTコン
トローラ）LSIに適用した場合の電源配線の分割
の仕方を説明する。
CRT表示装置を備えたグラフイツク表示システ
ムを構成するACRTC（アドバーンストCRTコン
トローラ）LSIに適用した場合の電源配線の分割
の仕方を説明する。
第５図には、上記ACRTCのブロツク図が示さ
れている。この実施例のACRTCには、マイクロ
プロセツサ（図示省略）との間のインターフエー
スを行なうシステム・バス・インタフエース回路
１１と、CRT表示装置への表示画像データを記
憶するリフレツシユ・メモリやフレーム・バツフ
アと呼ばれる画像メモリ（図示省略）との間のイ
ンタフエースを行なうCRTインタフエース回路
１２、マイクロプロセツサからのコマンドを解釈
して、上記画像メモリに対する描画処理を行なう
描画プロセツサ１３、CRT上に表示する画面フ
オーマツトに従つて、フレーム・バツフアの表示
アドレスの算出等を行なう表示プロセツサ１４お
よび水平・垂直同期信号HSYNC、VSYNC、画
面分割のタイミングなどデイスプレイ装置や
ACRTC内の各回路ブロツクに対するタイミング
信号を発生するタイミング・プロセツサ１５とに
よつて構成されている。特に制限されないが、上
記描画プロセツサ１３、表示プロセツサ１４およ
びタイミングプロセツサ１５は、それぞれマイク
ロプログラムROM（リード・オンリ・メモリ）
に記載された制御情報によつて独立に制御され、
並列処理が可能になつている。
れている。この実施例のACRTCには、マイクロ
プロセツサ（図示省略）との間のインターフエー
スを行なうシステム・バス・インタフエース回路
１１と、CRT表示装置への表示画像データを記
憶するリフレツシユ・メモリやフレーム・バツフ
アと呼ばれる画像メモリ（図示省略）との間のイ
ンタフエースを行なうCRTインタフエース回路
１２、マイクロプロセツサからのコマンドを解釈
して、上記画像メモリに対する描画処理を行なう
描画プロセツサ１３、CRT上に表示する画面フ
オーマツトに従つて、フレーム・バツフアの表示
アドレスの算出等を行なう表示プロセツサ１４お
よび水平・垂直同期信号HSYNC、VSYNC、画
面分割のタイミングなどデイスプレイ装置や
ACRTC内の各回路ブロツクに対するタイミング
信号を発生するタイミング・プロセツサ１５とに
よつて構成されている。特に制限されないが、上
記描画プロセツサ１３、表示プロセツサ１４およ
びタイミングプロセツサ１５は、それぞれマイク
ロプログラムROM（リード・オンリ・メモリ）
に記載された制御情報によつて独立に制御され、
並列処理が可能になつている。
また、上記ACRTC内には、図示しないDMA
（ダイレクト・メモリ・アクセス）コントローラ
によつてシステム側のメイン・メモリとの間で
DMA転送を行なう際に適当な制御信号等
を発生するDMA制御回路１６と、マイクロプロ
セツサに対する割り込み信号を発生する割り
込み制御回路１７も設けられている。
（ダイレクト・メモリ・アクセス）コントローラ
によつてシステム側のメイン・メモリとの間で
DMA転送を行なう際に適当な制御信号等
を発生するDMA制御回路１６と、マイクロプロ
セツサに対する割り込み信号を発生する割り
込み制御回路１７も設けられている。
上記構成のACRTCは、16ビツトのようなビツ
ト幅を有するシステム・データ・バス（D0〜
D15）を介してマイクロプロセツサに接続され、
同じく16ビツト幅のフレームバツフア・アドレ
ス／データ・バス（MAD0〜MAD15）と５ビツ
ト幅のメモリまたはラスタ・アドレス・バス
（MA16〜19／RA0〜3及びRA4）を介して上記フ
レーム・バツフアやリフレツシユ・メモリに接続
されるようにされている。
ト幅を有するシステム・データ・バス（D0〜
D15）を介してマイクロプロセツサに接続され、
同じく16ビツト幅のフレームバツフア・アドレ
ス／データ・バス（MAD0〜MAD15）と５ビツ
ト幅のメモリまたはラスタ・アドレス・バス
（MA16〜19／RA0〜3及びRA4）を介して上記フ
レーム・バツフアやリフレツシユ・メモリに接続
されるようにされている。
従つて、ACRTCがマイクロプロセツサから描
画コマンドやそのパラメータ等を受け取つたり、
内部レジスタの情報をマイクロプロセツサへ供給
する場合、システム・データ・バス（D0〜D15）
に接続された16個の入出力バツフアが同時に動作
される。また、画像メモリを駆動するときには、
フレームバツフア・アドレス／データ・バス
（MAD0〜MAD15）等に接続された20個以上の出
力バツフアが同時に動作される。
画コマンドやそのパラメータ等を受け取つたり、
内部レジスタの情報をマイクロプロセツサへ供給
する場合、システム・データ・バス（D0〜D15）
に接続された16個の入出力バツフアが同時に動作
される。また、画像メモリを駆動するときには、
フレームバツフア・アドレス／データ・バス
（MAD0〜MAD15）等に接続された20個以上の出
力バツフアが同時に動作される。
しかして、上記ACRTCは内部に５種類のクロ
ツクを有しており、マイクロプロセツサ側の出力
バツフアと、画像メモリ側の出力バツフアおよび
水平・垂直同期信号、等の各種
制御信号を出力する出力バツフアは、それぞれ異
なるタイミングで動作されるようにされている。
ツクを有しており、マイクロプロセツサ側の出力
バツフアと、画像メモリ側の出力バツフアおよび
水平・垂直同期信号、等の各種
制御信号を出力する出力バツフアは、それぞれ異
なるタイミングで動作されるようにされている。
そこで、この実施例では、ACRTC内の出力バ
ツフアを、システム・データ・バス（D0〜D15）
上へ出力する出力バツフア群と、フレームバツフ
ア・アドレス／データ・バス（MAD0〜MAD15）
およびメモリまたはラスタ・アドレス・バス
（MA16〜19／RA0〜3及びRA4）上に出力する出
力バツフア群と、各種制御信号を出力する出力バ
ツフア群の３つにグループ分けし、それぞれに対
応して電源パツドを設けて、各電源パツドから
別々の電源配線を引き出して各出力バツフアに電
源電圧Vssを供給するようにする。
ツフアを、システム・データ・バス（D0〜D15）
上へ出力する出力バツフア群と、フレームバツフ
ア・アドレス／データ・バス（MAD0〜MAD15）
およびメモリまたはラスタ・アドレス・バス
（MA16〜19／RA0〜3及びRA4）上に出力する出
力バツフア群と、各種制御信号を出力する出力バ
ツフア群の３つにグループ分けし、それぞれに対
応して電源パツドを設けて、各電源パツドから
別々の電源配線を引き出して各出力バツフアに電
源電圧Vssを供給するようにする。
これによつて、画像メモリインタフエース側の
20個以上の出力バツフアが動作されて、同時に出
力が変化しても制御信号やシステム・データ・バ
ス側の出力バツフアのロウレベル出力が浮き上が
らないようにされる。
20個以上の出力バツフアが動作されて、同時に出
力が変化しても制御信号やシステム・データ・バ
ス側の出力バツフアのロウレベル出力が浮き上が
らないようにされる。
なお、第５図の実施例において、DREQ、
DONE、、で示されているのは、
ACRTCからマイクロプロセツサ側に供給される
制御信号、、MRD、CHR、1，２、
HSYNC、、1，２、で示され
ているのは、ACRTCからCRTデイスプレイ側
へ供給される制御またはタイミング信号、
はACRTCに対するリセツト信号、CLOCKと
MCYCは、ACRTCに入出力されるクロツクであ
る。
DONE、、で示されているのは、
ACRTCからマイクロプロセツサ側に供給される
制御信号、、MRD、CHR、1，２、
HSYNC、、1，２、で示され
ているのは、ACRTCからCRTデイスプレイ側
へ供給される制御またはタイミング信号、
はACRTCに対するリセツト信号、CLOCKと
MCYCは、ACRTCに入出力されるクロツクであ
る。
また、、、RS、Ｒ／は、マイクロ
プロセツサ側からACRTCに供給される制御信
号、LPSTB、は、CRTデイスプレイ
の側からACRTCに供給される制御及びタイミン
グ信号である。
プロセツサ側からACRTCに供給される制御信
号、LPSTB、は、CRTデイスプレイ
の側からACRTCに供給される制御及びタイミン
グ信号である。
上記実施例では、比較的マージンの少ない接地
電位Vss側の電源配線に適用した場合について説
明したが、電源電圧Vccを各出力バツフアに供給
する電源配線についても同様に、タイミングの異
なる出力バツフアごとに電源パツドを設け、電源
配線を分割するようにすれば、出力のハイレベル
に表われるノイズの発生を防止することができ、
より効果的である。
電位Vss側の電源配線に適用した場合について説
明したが、電源電圧Vccを各出力バツフアに供給
する電源配線についても同様に、タイミングの異
なる出力バツフアごとに電源パツドを設け、電源
配線を分割するようにすれば、出力のハイレベル
に表われるノイズの発生を防止することができ、
より効果的である。
さらに、上記実施例では、タイミングの異なる
出力バツフアごとに電源配線および電源パツドを
分割したが、上記電源パツドに電源電圧を供給す
る電源ピンも同様に分割して複数本設けてやれ
ば、一層効果的である。
出力バツフアごとに電源配線および電源パツドを
分割したが、上記電源パツドに電源電圧を供給す
る電源ピンも同様に分割して複数本設けてやれ
ば、一層効果的である。
また、同じタイミングの出力バツフアであつて
も、レイアウトの都合上、電源配線を共通にでき
ない場合には、分割して配設するようにしてもよ
い。
も、レイアウトの都合上、電源配線を共通にでき
ない場合には、分割して配設するようにしてもよ
い。
［効果］
タイミングの異なる出力バツフアごとに電源配
線を分割して、電源電圧を供給させるようにした
ので、あるタイミングの出力バツフアの出力信号
がラツチされるときには他の異なるタイミングの
出力バツフアの出力変化によつてノイズが発生さ
れないようになり、これによつて、その出力を取
り込むLSIが誤まつたデータをラツチしたり、そ
の出力でラツチを行なう回路を有するLSIが誤動
作されたりしないようになるという効果がある。
線を分割して、電源電圧を供給させるようにした
ので、あるタイミングの出力バツフアの出力信号
がラツチされるときには他の異なるタイミングの
出力バツフアの出力変化によつてノイズが発生さ
れないようになり、これによつて、その出力を取
り込むLSIが誤まつたデータをラツチしたり、そ
の出力でラツチを行なう回路を有するLSIが誤動
作されたりしないようになるという効果がある。
以上本発明者によつてなされた発明を実施例に
基づき具体的に説明したが、本発明は上記実施例
に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもな
い。例えば、電源配線のみをタイミングのの異な
る出力バツフアごとに分割し、電源パツドは共用
するようにしてもよい。また、上記実施例では、
特に大きな電流が流れる出力バツフアへの電源配
線に対して適用した場合を説明したが、内部回路
への電源配線についても同様に適用することが可
能である。
基づき具体的に説明したが、本発明は上記実施例
に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもな
い。例えば、電源配線のみをタイミングのの異な
る出力バツフアごとに分割し、電源パツドは共用
するようにしてもよい。また、上記実施例では、
特に大きな電流が流れる出力バツフアへの電源配
線に対して適用した場合を説明したが、内部回路
への電源配線についても同様に適用することが可
能である。
［利用分野］
以上の説明では主として本発明者によつてなさ
れた発明をその背景となつた利用分野である論理
LSIに適用したものについて説明したが、それに
限定されるものでなく、半導体集積回路一般に利
用することができる。
れた発明をその背景となつた利用分野である論理
LSIに適用したものについて説明したが、それに
限定されるものでなく、半導体集積回路一般に利
用することができる。
第１図は、本発明に係る半導体集積回路装置に
おける電源配線方式の一実施例を示す概略構成
図、第２図は、従来の一般的な電源配線方式を示
す説明、第３図は、従来方式による出力バツフア
の出力状態を示す波形図、第４図は、本発明を適
用した場合の出力バツフアの出力状態を示す波形
図、第５図は、本発明を適用した場合に有効な効
果が得られるLSIの一例としてのACRTCの構成
例を示すブロツク図である。 １a1〜１an，１b1〜１bm，１ｂ……出力バツ
フア、２ａ，２ｂ，２……電源パツド、３ａ，３
ｂ，３……電源配線、１１……システム・バス・
インタフエース、１２……CRTインタフエース、
１３……描画プロセツサ、１４……表示プロセツ
サ、１５……タイミング・プロセツサ、１６……
DMA制御回路、１７……割り込み制御回路。
おける電源配線方式の一実施例を示す概略構成
図、第２図は、従来の一般的な電源配線方式を示
す説明、第３図は、従来方式による出力バツフア
の出力状態を示す波形図、第４図は、本発明を適
用した場合の出力バツフアの出力状態を示す波形
図、第５図は、本発明を適用した場合に有効な効
果が得られるLSIの一例としてのACRTCの構成
例を示すブロツク図である。 １a1〜１an，１b1〜１bm，１ｂ……出力バツ
フア、２ａ，２ｂ，２……電源パツド、３ａ，３
ｂ，３……電源配線、１１……システム・バス・
インタフエース、１２……CRTインタフエース、
１３……描画プロセツサ、１４……表示プロセツ
サ、１５……タイミング・プロセツサ、１６……
DMA制御回路、１７……割り込み制御回路。
Claims (1)
- 【特許請求の範囲】 １ 出力タイミングの異なる複数個の出力バツフ
アを有する半導体集積回路装置において、少なく
とも出力タイミングの異なる出力バツフアごと
に、回路の電源電圧の少なくとも一方がそれぞれ
分割された別個の電源配線によつて供給されるよ
うにされてなることを特徴とする半導体集積回路
装置。 ２ 上記分割された電源配線は、それぞれ別個の
電源パツドに接続されてなることを特徴とする特
許請求の範囲第１項記載の半導体集積回路装置。 ３ 上記複数の電源パツドは、それぞれ別個の外
部ピンに接続されてなることを特徴とする特許請
求の範囲第２項記載の半導体集積回路装置。 ４ 位相もしくは周期の異なる複数のクロツクを
有し、そのクロツクによつて異なるタイミングで
出力動作される出力バツフアを有する半導体集積
回路装置において、動作させるクロツクごとに別
個の電源配線で出力バツフアに対して電源電圧が
供給されるようにされてなることを特徴とする特
許請求の範囲第１項、第２項もしくは第３項記載
の半導体集積回路装置。 ５ タイミングの異なるクロツクによつて動作さ
れる複数のバスインタフエース回路を備えた半導
体集積回路において、出力バツフアには各バスイ
ンタフエース回路ごとに別個の電源配線で電源電
圧が供給されるようにされてなることを特徴とす
る特許請求の範囲第４項記載の半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59174976A JPS6153757A (ja) | 1984-08-24 | 1984-08-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59174976A JPS6153757A (ja) | 1984-08-24 | 1984-08-24 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6153757A JPS6153757A (ja) | 1986-03-17 |
| JPH0434828B2 true JPH0434828B2 (ja) | 1992-06-09 |
Family
ID=15988033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59174976A Granted JPS6153757A (ja) | 1984-08-24 | 1984-08-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6153757A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04188866A (ja) * | 1990-11-22 | 1992-07-07 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP2635943B2 (ja) * | 1994-12-21 | 1997-07-30 | 栄電子工業株式会社 | 液体噴射加工装置 |
-
1984
- 1984-08-24 JP JP59174976A patent/JPS6153757A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6153757A (ja) | 1986-03-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |