JPH04348448A - データ送信装置及びデータ受信装置並びにこれらを組み合わせたデータ転送システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、異なる物理データバス
幅間におけるデータ転送の高速化を目的としたデータ転
送システムに関するものである。

【０００２】

【従来の技術】この種の、異なる物理データバス幅間に
てデータ転送を行う従来のデータ転送システムについて
図を用いて説明する。図１は従来におけるデータ転送シ
ステムの構成図である。図２は図１に記されているデー
タ送信装置の構成を、また図３はデータ受信装置の構成
をそれぞれ示す。図４は図２に記されているデータ送信
制御回路の構成を、また図５は図３に記されているデー
タ受信制御回路の構成をそれぞれ示す。

【０００３】図１において、１０ａは２ｎ×ｍビット幅
のデータを送信するプロセッサ、１０ｂは２ｎ×ｍビッ
トのデータを受信するプロセッサ、２０は２ｎ×ｍビッ
ト幅のデータを２ｎ個のｍビット幅のデータに分割して
送信するデータ送信装置、３０は２ｎ個のｍビット幅の
データを２ｎ×ｍビット幅のデータに統合して受信する
データ受信装置である。１１はプロセッサ１０ａとデー
タ送信装置２０とをつなぐ２ｎ×ｍビット幅のデータバ
ス、１２はプロセッサ１０ａがデータ送信装置２０にデ
ータを書き込むことを示す２ｎ×ｍビット幅データ書込
み信号、１３はデータ送信装置２０がプロセッサ１０ａ
に対してデータの書込みを許可する２ｎ×ｍビット幅デ
ータ書込み許可信号である。１４はデータ送信装置２０
とデータ受信装置３０とをつなぐｍビット幅のデータバ
ス、１５はデータ送信装置２０がデータ受信装置３０に
データを書き込むことを示すｍビット幅データ書込み信
号、１６はデータ受信装置３０がデータ送信装置２０に
対してデータの書込みを許可するｍビット幅データ書込
み許可信号である。１７はプロセッサ１０ｂとデータ受
信装置３０とをつなぐ２ｎ×ｍビット幅のデータバス、
１８はプロセッサ１０ｂがデータ受信装置３０からデー
タを読み出すことを示す２ｎ×ｍビット幅データ読出し
信号、１９はデータ受信装置３０がプロセッサ１０ｂに
対してデータの読出しを許可する２ｎ×ｍビット幅デー
タ読出し許可信号である。

【０００４】図２において、２１１〜２１ｋ（ｋ＝２ｎ
）は、２ｎ×ｍビット幅データバス１１を最上位ビット
からｍビットずつ分割したデータバスと２ｎ×ｍビット
幅データバス書込み信号１２とを入力とするｍビットラ
ッチである。２２１〜２２ｋは、各ｍビットラッチ２１
１〜２１ｋの出力とｍビットデータバス１４にデータを
出力するためのｍビット幅データ出力信号２３１〜２３
ｋとを入力とし、ｍビット幅データバス１４に出力する
ｍビットバッファである。２４１〜２４ｋは、各々ｍビ
ットラッチ２１１〜２１ｋとｍビットバッファ２２１〜
２２ｋをつなぐｍビット幅データバスである。４０はデ
ータ送信制御回路で、２ｎ×ｍビット幅データ書込み信
号１２とｍビット幅データ書込み許可信号１６とを入力
とし、２ｎ×ｍビット幅データ書込み許可信号１３とｍ
ビット幅データ書込み信号とｍビット幅データ出力信号
２３１〜２３ｋとを出力とし、プロセッサ１０ａにデー
タの書込み許可を与えたり、ｍビット幅データバス１４
に出力するデータの決定及びデータの送信を制御する。

【０００５】図３において、３１１〜３１ｋは、各々ｍ
ビット幅データバス１４とデータをラッチするためのｍ
ビット幅データラッチ信号３３１〜３３ｋとを入力とす
るｍビットラッチである。３２１〜３２ｋは２ｎ×ｍビ
ット幅データバス読出し信号１８とｍビットラッチ３１
１〜３１ｋの出力とを入力とし、２ｎ×ｍビットデータ
バス１７を最上位ビットからｍビットずつ分割したデー
タバスに出力するｍビットバッファである。３４１〜３
４ｋは各々ｍビットラッチ３１１〜３１ｋとｍビットバ
ッファ３２１〜３２ｋをつなぐｍビット幅データである
。５０はデータ受信制御回路で、これは２ｎ×ｍビット
幅データ読出し信号１８とｍビット幅データ書込み信号
１５とを入力とし、２ｎ×ｍビット幅データ読出し許可
信号１９とｍビット幅データ書込み許可信号１６とｍビ
ット幅データラッチ信号３３１〜３３ｋとを出力とし、
プロセッサ１０ａにデータの読出し許可を与えたり、デ
ータ送信装置２０に書込み許可を与えたり、ｍビット幅
データバス１４に出力されているデータの取込み順序の
決定及びデータの受信を制御する。

【０００６】図４において、４２はリセット信号４６と
カウント信号４４を入力とするｎビットカウンタで、カ
ウンタ値の出力及びフルカウントをしたことを示すフル
カウント信号４９を出力する。４３はｎビットカウンタ
４２のカウント出力を入力とする２ｎビットデコーダで
、ｍビットバッファ２２１〜２２ｋの出力選択するｍビ
ット幅データ出力信号２３１〜２３ｋを出力する。４１
は制御回路で、これは２ｎ×ｍビット幅データバス書込
み信号１２とｍビット幅データバス書込み許可信号１６
と動作基準クロック４５とリセット信号４６とｎビット
カウンタ４２のフルカウント信号４９とを入力とし、２
ｎ×ｍビット幅データバス書込み許可信号１３とｍビッ
ト幅データ書込み信号１５とｎビットカウンタ４２のカ
ウント信号４４とを出力とする。

【０００７】図５において、５２はリセット信号５６と
カウント信号５４を入力とするｎビットカウンタで、カ
ウンタの値の出力及びフルカウントをしたことを示すフ
ルカウント信号５９を出力する。５３はｎビットカウン
タ５２のカウント出力を入力とする２ｎビットデコーダ
で、ｍビットラッチ３１１〜３１ｋのラッチを選択する
ｍビット幅データ出力信号３３１〜３３ｋを出力する。 ５１は制御回路で、これは２ｎ×ｍビット幅データバス
読出し信号１８とｍビット幅データバス書込み信号１５
と動作基準クロック５５とリセット信号５６とｎビット
カウンタ５２のフルカウント信号５９を入力とし、２ｎ
×ｍビット幅データバス読出し許可信号１９とｍビット
幅データ書込み許可信号１６とｎビットカウンタ５２の
カウント信号５４を出力とする。

【０００８】以上のように構成された従来のデータ転送
システムにおいては、プロセッサ１０ａが２ｎ×ｍビッ
ト幅データをデータ送信装置２０及びデータ受信装置３
０を介してプロセッサ１０ｂに送信する場合、２ｎ×ｍ
ビット幅データバス書込み許可信号１３を見て、書込み
が許可されているならば２ｎ×ｍビット幅データバス書
込み信号１２にてデータ送信装置２０の２ｎ個のｍビッ
トラッチ２１１〜２１ｋに２ｎ×ｍビット幅データを書
き込む。

【０００９】データを書き込まれたデータ送信装置２０
は、２ｎ×ｍビット幅データバス書込み許可信号１３を
書込み不許可にして、データ送信制御回路４０内の制御
回路４１で生成されるｍビットデータ書込み信号１５と
送信クロック４０とを基に、ｎビットカウンタ４２及び
２ｎビットデコーダ４３にて作られるｍビット幅データ
バス出力信号２３１〜２３ｋにより２ｎ×ｍビット幅デ
ータを最上位ビットからｍビット毎に２ｎ回に分けてｍ
ビット幅データバス１４に送信される。

【００１０】次にｍビット単位の２ｎ回に分けて送信さ
れたデータをデータ受信装置３０は、データ受信制御回
路５０内の制御回路５１で生成されるｍビット幅データ
バス書込み信号１５及び送信クロック５０を基に、ｎビ
ットカウンタ５２及び２ｎビットデコーダ５３にて作ら
れるｍビット幅データバス出力信号３３１〜３３ｋによ
り２ｎ回に分けて送信されるｍビット幅データをｍビッ
トラッチ３３１から順番にｍビットラッチ３３ｋまでラ
ッチしていき、２ｎ×ｍビット幅データ分をラッチした
時点で、ｍビット幅データバス書込み許可信号１３を不
許可にし、２ｎ×ｍビット幅データバス読出し許可信号
１９を許可にする。

【００１１】２ｎ×ｍビット幅データを受信するプロセ
ッサ１０ｂは、２ｎ×ｍビット幅データバス読出し許可
信号１９を調べ、読出しが許可されているならば２ｎ×
ｍビット幅データバス読出し信号１８を用いてデータを
受信する。

【００１２】

【発明が解決しようとする課題】前述のような構成では
、プロセッサ１０ａからデータ送信装置２０へのデータ
送信、或いはデータ受信装置３０からプロセッサ１０ｂ
へのデータ受信に要する時間をＴとし、データ送信装置
２０からデータ受信装置３０へのデータ送信に要する時
間をＴｍ　とした場合、２ｎ×ｍビット幅データバスに
おけるデータ転送速度は２ｎ×ｍ／Ｔで表せ、ｍビット
幅データバスにおけるデータ転送速度はｍ／Ｔｍ　とな
る。ここでＴ＝Ｔｍ　とすると、２ｎ×ｍビット幅デー
タバスにおけるデータ転送速度は２ｎ×ｍ／Ｔとなるが
、ｍビット幅データバスにおけるデータ転送速度はｍ／
Ｔとなるため、前述のデータ転送システム全体における
データ転送速度はｍ／Ｔとなる。特に、２ｎ×ｍビット
幅データを最上位ビットからｍビット単位に分割した際
の２ｎ個数のｍビットデータがｊ番目（ｊは１から２ｎ
までの任意の整数）から２ｎ番目まで一致しているデー
タであったとしても、データ送信装置２０からデータ受
信装置３０へのデータ転送は２ｎ個に分けてデータ転送
を行うので、前述のデータ転送システム全体におけるデ
ータ転送速度はｍ／Ｔ以上速くならないという問題を有
していた。

【００１３】本発明はかかる点を鑑み、２ｎ×ｍビット
幅データバスを最上位ビットからｍビット単位に分割し
た際の２ｎ個のｍビットデータがｊ番目から２ｎ番目ま
で一致しているデータがｍビット幅データバスにて転送
される場合のデータ転送速度の向上を図り得るデータ転
送システムを提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明のデータ転送シス
テムは、２ｎ×ｍビットデータバスを入力とし、ｍビッ
トデータバスを出力として有し、入力の２ｎ×ｍビット
データバスを最上位ビットからｍビット単位に分割し、
分割されたｍビットデータのｋ番目（ｋは１から２ｎま
での整数）とｋ−１番目のｍビットデータを比較する２
ｎ−１個のｍビット比較器と、２ｎ−１個のｍビット比
較器の一致信号によりｍビットデータのブロードキャス
トをデータ受信装置に要求するブロードキャスト信号を
出力する送信データ制御回路により構成された送信装置
と、２ｎ×ｍビットデータバスを出力とし、ｍビットデ
ータバスを入力として有し、前記データ送信装置からの
ブロードキャスト信号を入力とし、ブロードキャストの
要求がデータ送信装置からあった場合、ｍビットラッチ
に対してｍビットデータバス上のデータをブロードキャ
ストするデータ受信制御回路により構成されたデータ受
信装置とをつないだものである。

【００１５】

【作用】本発明は、前述した構成により、データ送信装
置は、入力された２ｎ×ｍビット幅データを最上位ビッ
トからｍビット単位に分割した際の２ｎ個のｍビットデ
ータがｊ番目から２ｎ番目まで一致している場合、ｍビ
ット幅データバスに１番目からｊ番目までｍビット幅デ
ータバスに出力して、ｊ番目のｍビットデータを出力す
る際にデータ受信装置にブロードキャストを要求する信
号を発行し、次に送信される２ｎ×ｍビット幅データを
送信するサイクルに入る。一方、データ受信装置は、デ
ータ送信装置がブロードキャスト信号を発行していない
ｊ−１番目のデータまでは、ｍビット幅データバスに出
力されているデータを１番目からｊ−１番目までのｍビ
ットラッチに格納していくが、ブロードキャスト信号が
発行されるｊ番目のデータでは、ｊ番目から２ｎ番目ま
での全てのｍビットラッチにｍビットデータ上のデータ
を格納し、データ受信装置側の２ｎ×ｍビット幅データ
バスの読出しを許可する。このように従来までのデータ
転送システムでは、データがどのような形式でもシステ
ム全体におけるデータ転送速度はｍ／Ｔｍ　であったの
に対し、本発明におけるデータ転送システムでは、２ｎ
×ｍビット幅データを最上位ビットからｍビット単位に
分割した際の２ｎ個のｍビットデータがｊ番目から２ｎ
番目まで一致している場合のデータ転送速度は２ｎ×ｍ
／（Ｔｍ×ｊ）となり、システム全体におけるデータ転
送の高速化を図るこができる。

【００１６】

【実施例】以下、本発明の実施例について説明する。

【００１７】図６は本発明の実施例におけるデータ転送
システムの全体構成図を示す。図７は図６におけるデー
タ送信装置７０の詳細構成を、また図８は同データ受信
装置８０の詳細構成それぞれ示す。図９は図７における
データ送信制御回路９０の詳細構成を、また図１０は図
８におけるデータ受信制御回路１１０の詳細構成をそれ
ぞれ示している。

【００１８】図６において、６０ａは２ｎ×ｍビット幅
データを送信するプロセッサ、７０は２ｎ×ｍビット幅
データからｍビット幅データに交換して送信するデータ
送信装置、８０はｍビット幅データから２ｎ×ｍビット
幅データに交換して受信するデータ受信装置、６０ｂは
２ｎ×ｍビット幅データを受信するプロセッサである。 また、６１ａはプロセッサ６０ａとデータ送信装置７０
とをつなぐ２ｎ×ｍビット幅データバス、６２は２ｎ×
ｍビット幅データバス６１ａ上のデータをデータ送信装
置７０に書き込むための２ｎ×ｍビット幅データバス書
込み信号、６３はプロセッサ６０ａがデータ送信装置７
０にデータを書き込むことを許可する２ｎ×ｍビット幅
データバス書込み許可信号である。６４はデータ送信装
置７０とデータ受信装置８０をつなぐｍビット幅データ
バス、６５はｍビット幅データバス６４上のデータをデ
ータ受信装置８０に書き込むためのｍビット幅データ書
込み信号、６６はｍビット幅データバス６４上のデータ
をデータ受信装置８０内でブロードキャストすることを
要求するブロードキャスト信号、６７はデータ受信装置
８０にデータを書き込むことを許可するｍビット幅デー
タバス書込み許可信号である。６１ｂはデータ受信装置
８０とプロセッサ６０ｂとをつなぐ２ｎ×ｍビット幅デ
ータバス、６８はデータ受信装置８０から読み込むため
の２ｎ×ｍビット幅データバス読出し信号、６９はプロ
セッサ６０ｂがデータ受信装置８０からデータを読み出
すことを許可する２ｎ×ｍビット幅データバス読出し許
可信号である。

【００１９】図７において、７１１〜７１ｋ（ｋ＝２ｎ
）は、２ｎ×ｍビット幅データバス６１ａを最上位ビッ
トからｍビットずつ分割したデータバスと２ｎ×ｍビッ
ト幅データバス書込み信号６２とを入力とするｍビット
ラッチである。７２１〜７２ｋは、各々ｍビットラッチ
７１１〜７１ｋの出力とｍビットデータバス６４にデー
タを出力するためのｍビット幅データ出力信号７３１〜
７３ｋを入力とし、ｍビット幅データバス６４に出力す
るｍビットバッファである。７４１〜７４ｐ（ｐ：２ｎ
−１）はｍビットラッチのｋ番目（ｋ：１から２ｎまで
の整数）のｍビットデータとｋ−１番目のｍビットデー
タとを比較するｍビット比較器である。７５１〜７５ｐ
はｍビット比較器の一致信号である。９０はデータ送信
制御回路で、このデータ送信制御回路９０は、２ｎ×ｍ
ビット幅データ書込み信号６２とｍビット幅データ書込
み許可信号６７と比較器一致信号７５１〜７５ｐとを入
力とし、２ｎ×ｍビット幅データ書込み許可信号６３と
ｍビット幅データ書込み信号６５とブロードキャスト信
号６６とｍビット幅データ出力信号７３１〜７３ｋとを
出力とし、プロセッサ６０ａにデータの書込み許可を与
えたり、ｍビット幅データバス６４に出力するデータの
決定及びデータの送信を制御する。

【００２０】図８において、８１１〜８１ｋは、各々ｍ
ビット幅データバス６４とデータをラッチするためのｍ
ビット幅データラッチ信号８３１〜８３ｋとを入力とす
るｍビットラッチである。８２１〜８２ｋは２ｎ×ｍビ
ット幅データバス読出し信号６８とｍビットラッチ８１
１〜８１ｋの出力とを入力とし、２ｎ×ｍビット幅デー
タバス６１ｂを最上位ビットからｍビットずつ分割した
データバスに出力するｍビットバッファである。１１０
はデータ受信制御回路で、このデータ受信制御回路１１
０は、２ｎ×ｍビット幅データ読出し信号６８とｍビッ
ト幅データ書込み信号６５とブロードキャスト信号６６
とを入力とし、２ｎ×ｍビット幅データ読出し許可信号
６９とｍビット幅データ書込み許可信号６７とｍビット
幅データラッチ信号８３１〜８３ｋとを出力とし、プロ
セッサ１０ｂにデータの読出し許可を与えたり、データ
送信装置７０に書込み許可を与えたり、ｍビット幅デー
タバス６４に出力されているデータの取込み順序の決定
及びデータの受信を制御する。

【００２１】図９において、９２はリセット信号１００
とカウント信号９９とを入力とする２ｎ−１ビットシフ
トレジスタである。９３はリセット信号１００とカウン
ト信号９９とを入力とするｎビットカウンタで、カウン
タ値の出力及びフルカウントをしたことを示すフルカウ
ント信号９７を出力する。９４はｎビットカウンタ９３
のカウント出力を入力とし、データ送信装置７０の２ｎ
個のｍビットバッファの出力信号７３１〜７３ｋを出力
する２ｎビットデコーダである。９５はデータ送信装置
７０における比較器一致信号７５１〜７５ｐと２ｎ−１
ビットシフトレジスタ９２の出力とを比較する２ｎ−１
ビット比較器である。９１は制御回路で、この制御回路
９１は、２ｎ×ｍビット幅データバス書込み信号６２と
ｍビット幅データバス書込み許可信号６７と動作基準ク
ロック１０２とリセット信号９８とｎビットカウンタ９
３のフルカウント信号９７と比較器９５の一致信号９６
とを入力とし、２ｎ×ｍビット幅データバス書込み許可
信号６３とｍビット幅データ書込み信号６５とブロード
キャスト信号６６とｎビットカウンタ９３及び２ｎ−１
ビットシフトレジスタ９２のリセット信号１００及びカ
ウント信号９９とを出力とする。

【００２２】図１０において、１１３はリセット信号１
１７とカウント信号１１８を入力とするｎビットカウン
タで、カウンタ値の出力及びフルカウントをしたことを
示すフルカウント信号１２１を出力する。１１４はｎビ
ットカウンタ１１３のカウント出力を入力とする２ｎビ
ットデコーダである。１１２はリセット信号１１７とカ
ウント信号１１８とを入力とする２ｎ−１ビットシフト
レジスタである。１１５はマルチプレクサで、２ｎ−１
ビットシフトジスタ１１２の出力及び１ビットＬｏｗ固
定信号と２ｎビットデコーダ１１４の出力と２ｎ−１ビ
ットシュフトレジスタ１１２の出力及び１ビットＬｏｗ
固定信号又は２ｎビットデコーダ１１４の出力を選択す
るデコード出力選択信号１１６とを入力とし、データ受
信装置８０の２ｎ個のｍビットバッファの出力信号８３
１〜８３ｋを出力する。１１１は制御回路で、この制御
回路１１１は、２ｎ×ｍビット幅データバス読出し信号
６８とｍビット幅データバス書込み信号６５とブロード
キャスト信号６６と動作基準クロック１１９とリセット
信号１２０とｎビットカウンタ１１３のフルカウント信
号１２１とを入力とし、２ｎ×ｍビット幅データバス読
出し許可信号６９とｍビット幅データ書込み許可信号６
７とｎビットカウンタ１１３及び２ｎ−１ビットシフト
レジスタ１１２のカウント信号１１７及びリセット信号
１１８とマルチプレクサ１１５の選択信号１１６とを出
力する。

【００２３】以上のように構成された本実施例のデータ
転送システムの動作を説明する。プロセッサ６０ａがプ
ロセッサ６０ｂにデータを転送する場合、プロセッサ６
０ａはデータ送信装置７０にデータが書込み可能かどう
かを２ｎ×ｍビット幅データバス書込み許可信号６３に
て確認し、書込み可能ならばデータ送信装置７０の７１
１〜７１ｋのｍビットラッチに２ｎ×ｍビット幅データ
バス書込み信号６２で書き込む。データを書き込まれた
データ送信装置７０は２ｎ×ｍビット幅データバス書込
み許可信号６３を不許可にして、書き込まれた２ｎ×ｍ
ビット幅データを最上位ビットからｍビット単位に分割
し、分割されたｍビットデータのｋ番目のデータとｋ−
１番目のデータとの比較を比較器７４１〜７４ｐで行い
、その結果を比較器一致信号７５１〜７５ｐにてデータ
送信制御装置９０に送る。データ送信制御装置９０は比
較器一致信号７５１〜７５ｐと２ｎ−１ビットシフトレ
ジスタの出力とを比較器９５にて比較し、不一致ならば
、制御回路９１は２ｎビットデコーダ９４が選択してい
るｍビットデータをｍビット幅データバスに出力し、ｍ
ビット幅データバス書込み信号６５にてデータ受信装置
８０に送信を行い、カウント信号９９にてｎビットカウ
ンタ９３のインクリメント及び２ｎ−１ビットシフトレ
ジスタ９２をＨｉｇｈビットにて１ビット左シフトを行
い、ｎビットカウンタ９３のフルカウント信号９７がア
サートされるまで比較及び送信が行われる。また、比較
器９５の比較で一致したならば、ブロードキャスト信号
６６をアサートした２ｎビットデコーダ９４にて選択さ
れるｍビット幅データを送信した後に、リセット信号１
００にてｎビットカウンタ９３及び２ｎ−１ビットシフ
トレジスタ９２をリセットして、プロセッサ６０ａから
送信される次の２ｎ×ｍビット幅データの送信サイクル
に移行する。

【００２４】一方、データ受信装置１１０では、ブロー
ドキャスト信号６６がアサートされていないときは、マ
ルチプレクサ１１５の出力を２ｎビットデコーダの出力
にしておき、ｍビット幅データバス書込み信号６５に同
期してカウント信号１１７にて２ｎ−１ビットシフトレ
ジスタ１１２をＨｉｇｈビットにて１ビット左シフトと
ｎビットカウンタ１１３のインクリメントを行いながら
、ｎビットカウンタ１１３のフルカウント信号１２１が
アサートされるまでｍビットラッチから順次ラッチして
いく。ブロードキャスト信号６６がアサートされたなら
ば、マルチプレクサ１１５の出力を２ｎ−１ビットシフ
トレジスタ１１２の出力にしてｍビット幅データバス上
のデータをブロードキャストし、ｍビット幅データバス
書込み許可信号６７を不許可にし、２ｎ×ｍビット幅デ
ータバス読出し信号を許可にしてプロセッサ６０ｂに受
信データが読み出されるまで待ち、読み出されたならば
ｍビット幅データ書込み許可信号６７を許可にして、デ
ータ送信装置７０から送信される次のデータ受信サイク
ルに移行する。

【００２５】図１１にデータ送信制御回路のフローチャ
ートを示し、図１２にデータ受信制御回路のフローチャ
ートを示す。

【００２６】以上のように本実施例によれば、２ｎ×ｍ
ビット幅データを最上位ビットからｍビット単位に分割
して際のｊ番目（ｊ：１から２ｎまでの整数）から２ｎ
番目までのデータが一致しているかどうか調べる手段と
、一致していた際のデータのブロードキャストを行う手
段とを設けることにより、データ転送システム全体のデ
ータ転送速度を向上させることができる。

【００２７】

【発明の効果】以上説明したように、本発明によれば、
２ｎ×ｍビット幅データを最上位ビットからｍビット単
位に分割した際のｊ番目（ｊは１から２ｎまでの整数）
から２ｎ番目までのデータが一致しているようなデータ
を転送する際のデータ転送速度を向上させることができ
、その実用的効果は大きい。

【図面の簡単な説明】

【図１】従来のデータ転送システムの構成図である。

【図２】図１に記されているデータ送信装置の構成図で
ある。

【図３】図１に記されているデータ受信装置の構成図で
ある。

【図４】図２に記されているデータ送信制御回路の構成
図である。

【図５】図３に記されているデータ受信制御回路の構成
図である。

【図６】本発明の実施例におけるデータ転送システムの
全体構成図である。

【図７】図６におけるデータ送信装置の詳細図である。

【図８】図６におけるデータ受信装置の詳細図である。

【図９】図７におけるデータ送信制御回路の詳細図であ
る。

【図１０】図８におけるデータ受信制御回路の詳細図で
ある。

【図１１】データ送信制御回路のフローチャート図であ
る。

【図１２】データ受信制御回路のフローチャート図であ
る。

【符号の説明】

６０ａ，６０ｂ…プロセッサ ６１ａ，６１ｂ…２ｎ×ｍビット幅データバス６２…２
ｎ×ｍビット幅データバス書込み信号６３…２ｎ×ｍビ
ット幅データバス書込み許可信号６４…ｍビット幅デー
タバス ６５…ｍビット幅データバス書込み信号６６…ブロード
キャスト信号 ６７…ｍビット幅データバス書込み許可信号６８…２ｎ
×ｍビット幅データバス読出し信号６９…２ｎ×ｍビッ
ト幅データバス読出し許可信号７０…データ送信装置 ７１１〜７１ｋ…ｍビットラッチ ７２１〜７２ｋ…ｍビットバッファ ７３１〜７３ｋ…ｍビット幅データバス出力信号７４１
〜７４ｐ…ｍビット比較器 ７５１〜７５ｐ…ｍビット比較器一致信号８０…データ
受信装置 ８１１〜８１ｋ…ｍビットラッチ ８２１〜８２ｋ…ｍビットバッファ ８３１〜８３ｋ…ｍビット幅データラッチ信号９０…デ
ータ送信制御装置 ９１…制御回路 ９２…２ｎ−１ビットシフトレジスタ ９３…ｎビットカウンタ ９４…２ｎビットデコーダ ９５…２ｎ−１ビット比較器 ９６…２ｎ−１ビット比較器一致信号 ９７…フルカウント信号 ９８…動作基準クロック ９９…カウント信号 １００…リセット信号 １０２…マスタリセット信号 １１０…データ受信制御回路 １１１…制御回路 １１２…２ｎ−１ビットシフトレジスタ１１３…ｎビッ
トカウンタ １１４…２ｎビットデコーダ １１５…マルチプレクサ １１６…マルチプレクサ出力選択信号 １１７…カウント信号 １１８…リセット信号 １１９…動作基準クロック １２０…マスタリセット信号 １２１…フルカウント信号

Claims (5)

【特許請求の範囲】
1. 【請求項１】　　ｍビット（ｍ：整数）毎に２ｎ個（ｎ
   ：整数）に分割した２ｎ×ｍビット幅データバスと２ｎ
   ×ｍビット幅データバス書込み信号とを入力とする２ｎ
   個のｍビットラッチと、前記ｍビットラッチ出力と出力
   許可信号とを入力とし、ｍビット幅データバスに出力す
   る２ｎ個のｍビットバッファと、前記ｍビットラッチの
   ｋ番目（ｋ：１から２ｎまでの整数）のｍビットデータ
   とｋ−１番目のｍビットデータとを入力とする２ｎ−１
   個のｍビット比較器と、２ｎ−１個のｍビット比較器の
   一致信号と２ｎ×ｍビット幅データバス書込み信号とｍ
   ビット幅データバス書込み許可信号とを入力とし、２ｎ
   ×ｍビット幅データバス書込み許可信号とｍビット幅デ
   ータバス書込み信号とブロードキャスト信号とを出力と
   するデータ送信制御回路とで構成されたデータ送信装置
   。
2. 【請求項２】　　データ送信制御回路は、リセット信号
   とシフト信号とを入力とする２ｎ−１ビットシフトレジ
   スタと、２ｎ−１本のｍビット比較器の一致信号と２ｎ
   −１ビットシフトレジスタの出力とを入力とする２ｎ−
   １ビット比較器と、リセット信号とカウント信号とを入
   力とするｎビットカウンタと、前記ｎビットカウンタの
   出力を入力とし、２ｎ個のｍビットバッファのデコード
   信号を出力する２ｎビットデコーダと、２ｎ×ｍビット
   幅データバス書込み信号とｍビット幅データバス書込み
   許可信号と前記２ｎ−１ビット比較器の一致信号とを入
   力とし、２ｎ×ｍビット幅データバス書込み許可信号と
   前記２ｎ−１ビットシフトレジスタと前記ｎビットカウ
   ンタのリセット信号及びカウント信号とｍビット幅デー
   タバス書込み信号とブロードキャスト信号とを出力とす
   る制御回路とで構成された請求項１記載のデータ送信装
   置。
3. 【請求項３】　　ｍビットデータバス（ｍ：整数）とｍ
   ビット幅データバス読出し信号とを入力とする２ｎ個（
   ｎ：整数）のｍビットラッチと、前記ｍビットラッチ出
   力を入力とし、２ｎ×ｍビット幅データバスに出力する
   ２ｎ個のｍビットバッファと、ｍビット幅データバス書
   込み信号とブロードキャスト信号と２ｎ×ｍビット幅デ
   ータバス読出し信号とを入力とし、２ｎ×ｍビット幅デ
   ータバス読出し許可信号とｍビット幅データバス書込み
   許可信号と２ｎ×ｍビット幅データバス出力信号とｍビ
   ット幅データバス読出し許可信号とを出力とするデータ
   受信制御回路とで構成されたデータ受信装置。
4. 【請求項４】　　データ受信制御回路は、リセット信号
   とシフト信号とを入力とする２ｎ−１ビットシフトレジ
   スタと、リセット信号とカウント信号とを入力とするｎ
   ビットカウンタと、前記ｎビットカウンタの出力を入力
   とする２ｎビットデコーダと、前記シフトレジスタの出
   力と１ビットＨｉｇｈ固定信号と前記２ｎビットデコー
   ダの出力と前記シフトレジスタの出力及び１ビットＨｉ
   ｇｈ固定信号又は前記２ｎビットデコーダの出力を選択
   するデコード出力選択信号とを入力とし、前記データ送
   信装置の２ｎ個のｍビットバッファのデコード信号を出
   力するマルチプレクサと、２ｎ×ｍビット幅データバス
   読出し信号とｍビット幅データバス書込み信号とブロー
   ドキャスト信号とを入力とし、２ｎ×ｍビット幅データ
   バス読出し許可信号と前記２ｎ−１ビットシフトレジス
   タと前記ｎビットカウンタのリセット信号及びカウント
   信号とｍビット幅データバス書込み許可信号と２ｎ×ｍ
   ビット幅データバス出力信号とを出力する制御装置とで
   構成された請求項３記載のデータ受信制御装置。
5. 【請求項５】　　請求項１記載のデータ送信装置と請求
   項３記載のデータ受信装置とで構成されたデータ転送シ
   ステム。