JPH04348547A - 多層配線半導体装置 - Google Patents
多層配線半導体装置Info
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- JPH04348547A JPH04348547A JP12060191A JP12060191A JPH04348547A JP H04348547 A JPH04348547 A JP H04348547A JP 12060191 A JP12060191 A JP 12060191A JP 12060191 A JP12060191 A JP 12060191A JP H04348547 A JPH04348547 A JP H04348547A
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- contact hole
- insulating film
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は多層配線半導体装置に関
し、特に埋込みコンタクトを用いた場合のアルミニウム
系配線のコンタクトの構造に関する。
し、特に埋込みコンタクトを用いた場合のアルミニウム
系配線のコンタクトの構造に関する。
【０００２】
【従来の技術】従来の技術を図面を参照して説明する。
図４は、従来技術により形成した埋込みコンタクトとア
ルミニウム系配線層を示す半導体チップの縦断面図であ
る。
ルミニウム系配線層を示す半導体チップの縦断面図であ
る。
【０００３】以下、２層アルミニウム配線構造の場合に
ついて説明する。表面に第１絶縁層１０２を形成したシ
リコン基板１０１上に、アルミニウム膜をスパッタ法に
より０．６μｍ堆積し、フォトリソグラフィにより所定
の形状にパターニングし、第１配線層１０３とするプラ
ズマＣＶＤ法により２酸化シリコン膜を第２絶縁層１０
４として堆積し、続いてＳＯＧ膜を第３絶縁層１０５と
して形成し、続いてフォトリソグラフィーによりコンタ
クトホールを開口する。
ついて説明する。表面に第１絶縁層１０２を形成したシ
リコン基板１０１上に、アルミニウム膜をスパッタ法に
より０．６μｍ堆積し、フォトリソグラフィにより所定
の形状にパターニングし、第１配線層１０３とするプラ
ズマＣＶＤ法により２酸化シリコン膜を第２絶縁層１０
４として堆積し、続いてＳＯＧ膜を第３絶縁層１０５と
して形成し、続いてフォトリソグラフィーによりコンタ
クトホールを開口する。
【０００４】コンタクトホールをタングステンシリサイ
ドの選択成長により埋め込み（埋込み部材１０６）、全
体をエッチバックし、埋込み部材１０６とＳＯＧ膜（１
０５）表面がほぼ同一平面をなす構造とし、続いてスパ
ッタ法によりアルミニウム膜を０．６μｍ堆積しフォト
リソグラフィにより所定の形状にパターニングして第２
配線層１０９とする。
ドの選択成長により埋め込み（埋込み部材１０６）、全
体をエッチバックし、埋込み部材１０６とＳＯＧ膜（１
０５）表面がほぼ同一平面をなす構造とし、続いてスパ
ッタ法によりアルミニウム膜を０．６μｍ堆積しフォト
リソグラフィにより所定の形状にパターニングして第２
配線層１０９とする。
【０００５】
【発明が解決しようとする課題】この従来の埋込みコン
タクト上のアルミニウム系配線構造では、コンタクトホ
ール近傍でエレクトロマイグレーションによるアルミニ
ウム系配線層の断線が生じるという問題点があった。
タクト上のアルミニウム系配線構造では、コンタクトホ
ール近傍でエレクトロマイグレーションによるアルミニ
ウム系配線層の断線が生じるという問題点があった。
【０００６】例えば、埋込み材料としてタングステンシ
リサイドを使用した場合、抵抗率は約１×１０−４Ω−
ｃｍであるから、コンタクトホールの直径が０．５μｍ
，深さが１μｍの場合でコンタクトホール内に、約５Ω
の直列抵抗が発生する。第１配線層１０３および第２配
線層１０９の膜厚が０．６μｍ，幅０．８μｍのとき、
電流密度１×１０５ Ａ／ｃｍ２ とすれば、電流は０
．４８ｍＡとなる。仮に１つのコンタクトホールに０．
４８ｍＡの電流が流れた場合、上述のコンタクトホール
内の埋込み部材１０６での損失は０．０１２Ｗになり、
損失量に相当する局所的な発熱が生じる。第１配線層１
０３および第２配線層１０９が双方ともアルミニウム膜
である場合、発熱する埋込み部材１６と第２配線層１０
９の接触面積は、２．０×１０−９×２ｃｍ２ であり
、また、第２絶縁層１０４および第３絶縁層１０５とを
２酸化シリコン層と考えると発熱する埋込み部材１６と
２酸化シリコン層との接触面積は、３．１４×１０−８
ｃｍ２ となる。（埋込み部材１６の形状は円柱と仮定
した。）接触面積は、２酸化シリコン膜に対する方が約
１桁大きいが、熱伝導係数はアルミニウムで約２４０Ｗ
／（ｍ・Ｋ），ＳｉＯ２ で１．５〜２．０Ｗ／（ｍ・
Ｋ）とアルミニウムの方が逆に２桁程大きいので発生し
た熱の多くは、アルミニウムを伝導することになる。
リサイドを使用した場合、抵抗率は約１×１０−４Ω−
ｃｍであるから、コンタクトホールの直径が０．５μｍ
，深さが１μｍの場合でコンタクトホール内に、約５Ω
の直列抵抗が発生する。第１配線層１０３および第２配
線層１０９の膜厚が０．６μｍ，幅０．８μｍのとき、
電流密度１×１０５ Ａ／ｃｍ２ とすれば、電流は０
．４８ｍＡとなる。仮に１つのコンタクトホールに０．
４８ｍＡの電流が流れた場合、上述のコンタクトホール
内の埋込み部材１０６での損失は０．０１２Ｗになり、
損失量に相当する局所的な発熱が生じる。第１配線層１
０３および第２配線層１０９が双方ともアルミニウム膜
である場合、発熱する埋込み部材１６と第２配線層１０
９の接触面積は、２．０×１０−９×２ｃｍ２ であり
、また、第２絶縁層１０４および第３絶縁層１０５とを
２酸化シリコン層と考えると発熱する埋込み部材１６と
２酸化シリコン層との接触面積は、３．１４×１０−８
ｃｍ２ となる。（埋込み部材１６の形状は円柱と仮定
した。）接触面積は、２酸化シリコン膜に対する方が約
１桁大きいが、熱伝導係数はアルミニウムで約２４０Ｗ
／（ｍ・Ｋ），ＳｉＯ２ で１．５〜２．０Ｗ／（ｍ・
Ｋ）とアルミニウムの方が逆に２桁程大きいので発生し
た熱の多くは、アルミニウムを伝導することになる。
【０００７】従って、電流通過のたびにコンタクトホー
ル近傍のアルミニウム配線が局所的に温度上昇し、コン
タクトホールから離れた位置のアルミニウム配線よりも
、温度加速された状態にさらされる。配線幅，膜厚が同
一であれば、エレクトロマイグレーションによるアルミ
ニウム配線の断線は、コンタクトホール近傍で最初に生
じることになる。
ル近傍のアルミニウム配線が局所的に温度上昇し、コン
タクトホールから離れた位置のアルミニウム配線よりも
、温度加速された状態にさらされる。配線幅，膜厚が同
一であれば、エレクトロマイグレーションによるアルミ
ニウム配線の断線は、コンタクトホール近傍で最初に生
じることになる。
【０００８】故に、従来は、エレクトロマイグレーショ
ンによる断線を生じさせないために、平面レイアウト的
にコンタクトホール近傍でアルミニウム配線幅を広くす
ることにより、電流密度を下げて、アルミニウムの断線
を防止していたが、この方法では、アルミニウム配線が
必要とする面積が拡大し、チップサイズの増大につなが
るという別の問題が生じる。
ンによる断線を生じさせないために、平面レイアウト的
にコンタクトホール近傍でアルミニウム配線幅を広くす
ることにより、電流密度を下げて、アルミニウムの断線
を防止していたが、この方法では、アルミニウム配線が
必要とする面積が拡大し、チップサイズの増大につなが
るという別の問題が生じる。
【０００９】
【課題を解決するための手段】本発明は、上層アルミニ
ウム系配線層と下層配線層とが層間絶縁膜に設けられた
コンタクトホールで接続された多層配線半導体装置にお
いて、前記コンタクトホールは、前記上層アルミニウム
系配線層側に設けられた窪みおよび前記窪みの底部に設
けられた貫通孔からなり、前記窪みおよび前記貫通孔は
それぞれアルミニウム系材料およびアルミニウム系材料
より電気伝導度が低い材料で埋め込まれているというも
のである。
ウム系配線層と下層配線層とが層間絶縁膜に設けられた
コンタクトホールで接続された多層配線半導体装置にお
いて、前記コンタクトホールは、前記上層アルミニウム
系配線層側に設けられた窪みおよび前記窪みの底部に設
けられた貫通孔からなり、前記窪みおよび前記貫通孔は
それぞれアルミニウム系材料およびアルミニウム系材料
より電気伝導度が低い材料で埋め込まれているというも
のである。
【００１０】
【実施例】図１（ａ）は本発明の第１の実施例を示す半
導体チップの平面図、図１（ｂ）は図１（ａ）のＸ−Ｘ
線断面図である。
導体チップの平面図、図１（ｂ）は図１（ａ）のＸ−Ｘ
線断面図である。
【００１１】この実施例は、上層アルミニウム系配線層
（第２配線層１０９）と下層配線層（第１配線層１０３
）とが層間絶縁膜（第２絶縁膜１０４と第３絶縁膜１０
５との積層膜）に設けられたコンタクトホールで接続さ
れた多層配線半導体装置において、前述のコンタクトホ
ールは、第２配線層１０９側に設けられた窪み１０７ａ
および窪み１０７ａの底部に設けられた貫通孔１０８か
らなり、窪み１０７ａおよび貫通孔１０８はそれぞれア
ルミニウム系材料（アルミニウム−シリコン−銅合金）
およびアルミニウム系材料より電気伝導度が低い材料（
タングステンシリサイド）で埋め込まれているというも
のである。
（第２配線層１０９）と下層配線層（第１配線層１０３
）とが層間絶縁膜（第２絶縁膜１０４と第３絶縁膜１０
５との積層膜）に設けられたコンタクトホールで接続さ
れた多層配線半導体装置において、前述のコンタクトホ
ールは、第２配線層１０９側に設けられた窪み１０７ａ
および窪み１０７ａの底部に設けられた貫通孔１０８か
らなり、窪み１０７ａおよび貫通孔１０８はそれぞれア
ルミニウム系材料（アルミニウム−シリコン−銅合金）
およびアルミニウム系材料より電気伝導度が低い材料（
タングステンシリサイド）で埋め込まれているというも
のである。
【００１２】次に、この実施例の製造方法について説明
する。
する。
【００１３】まず、図２（ａ）に示すように、表面に第
１絶縁膜１０２を形成したシリコン基板１０１上にスパ
ッタ法により膜厚０．６μｍのアルミニウム−シリコン
−銅合金膜を堆積し、フォトリソグラフィにより所定の
形状にパターニングし、第１配線膜１０３とする。次に
、プラズマＣＶＤ法により０．２μｍの２酸化シリコン
膜を堆積し、続いてＳＯＧ膜を形成しそれぞれ第２絶縁
膜１０４，第３絶縁膜１０５とする。
１絶縁膜１０２を形成したシリコン基板１０１上にスパ
ッタ法により膜厚０．６μｍのアルミニウム−シリコン
−銅合金膜を堆積し、フォトリソグラフィにより所定の
形状にパターニングし、第１配線膜１０３とする。次に
、プラズマＣＶＤ法により０．２μｍの２酸化シリコン
膜を堆積し、続いてＳＯＧ膜を形成しそれぞれ第２絶縁
膜１０４，第３絶縁膜１０５とする。
【００１４】続いて、図２（ｂ）に示すように、フォト
リソグラフィにより第３絶縁膜の第１配線層１０３上に
深さ２００ｎｍの窪み１０７ａを形成し、その底部に貫
通孔１０８を形成する。次に、選択ＣＶＤ法により、タ
ングステンシリサイドを貫通孔１０８を埋め込むために
必要な厚さに堆積し、異方性ドライエッチングにより平
坦部で第３絶縁膜１０５が露出し、かつ、窪み１０７の
底部が露出するまでエッチバックすることにより、貫通
孔１０８を第１埋込み部材１０６ａを形成する。
リソグラフィにより第３絶縁膜の第１配線層１０３上に
深さ２００ｎｍの窪み１０７ａを形成し、その底部に貫
通孔１０８を形成する。次に、選択ＣＶＤ法により、タ
ングステンシリサイドを貫通孔１０８を埋め込むために
必要な厚さに堆積し、異方性ドライエッチングにより平
坦部で第３絶縁膜１０５が露出し、かつ、窪み１０７の
底部が露出するまでエッチバックすることにより、貫通
孔１０８を第１埋込み部材１０６ａを形成する。
【００１５】次に、アルミニウム−シリコン−銅合金を
バイアススパッタ法により、窪み１０７が充分に埋まる
まで堆積し、余剰分を等方性ドライエッチングあるいは
、リン酸系のエッチング液により除去し、図２（ｃ）に
示すように窪み１０７を第２埋込み部材１０６ｂで埋め
込む。続いて、スパッタ法によりアルミニウム−シリコ
ン−銅合金を膜厚０．６μｍ堆積し、フォトリソグラフ
ィにより図１に示すように、所定の形状にパターニング
して、第２配線層１０９を形成する。
バイアススパッタ法により、窪み１０７が充分に埋まる
まで堆積し、余剰分を等方性ドライエッチングあるいは
、リン酸系のエッチング液により除去し、図２（ｃ）に
示すように窪み１０７を第２埋込み部材１０６ｂで埋め
込む。続いて、スパッタ法によりアルミニウム−シリコ
ン−銅合金を膜厚０．６μｍ堆積し、フォトリソグラフ
ィにより図１に示すように、所定の形状にパターニング
して、第２配線層１０９を形成する。
【００１６】第１配線層１０３と第２配線層１０９のコ
ンタクトホール部において第２埋込み部材１０６ｂの分
だけ第２配線層の体積が大きくなっているので、電気伝
導度の低い第１埋込み部材１０６ａの発熱による影響を
低減することができる。
ンタクトホール部において第２埋込み部材１０６ｂの分
だけ第２配線層の体積が大きくなっているので、電気伝
導度の低い第１埋込み部材１０６ａの発熱による影響を
低減することができる。
【００１７】次に、本発明の第２の実施例についてその
製造工程に沿って説明する。
製造工程に沿って説明する。
【００１８】この実施例は、コンタクトホール近傍に中
間配線層がレイアウトされている場合に適している。
間配線層がレイアウトされている場合に適している。
【００１９】図３（ａ）に示すように、第１絶縁膜１０
２および第１配線層１０３が形成され、その上層に第２
絶縁膜１０４，中間配線層１１０および第３絶縁膜１０
５が形成されたシリコン基板１０１において、図３（ｂ
）に示すように、フォトリソグラフィにより第３絶縁膜
の中間配線層１１０の間の部分に窪み１０７ｂおよびコ
ンタクトホール１０８を形成する。このとき、窪み１０
７ｂは、フッ酸系エッチング液に浸漬することにより形
成し、コンタクトホール１０８は異方性ドライエッチン
グにより形成する。
２および第１配線層１０３が形成され、その上層に第２
絶縁膜１０４，中間配線層１１０および第３絶縁膜１０
５が形成されたシリコン基板１０１において、図３（ｂ
）に示すように、フォトリソグラフィにより第３絶縁膜
の中間配線層１１０の間の部分に窪み１０７ｂおよびコ
ンタクトホール１０８を形成する。このとき、窪み１０
７ｂは、フッ酸系エッチング液に浸漬することにより形
成し、コンタクトホール１０８は異方性ドライエッチン
グにより形成する。
【００２０】続いて、選択ＣＶＤ法によりタングステン
シリサイドをコンタクトホール１０８を埋め込むために
必要な厚さに堆積し、第３絶縁膜１０５および窪み１０
７ｂ上の余剰分をエッチバックし、第１埋込み部材１０
６ａで貫通孔１０８を埋め込む。
シリサイドをコンタクトホール１０８を埋め込むために
必要な厚さに堆積し、第３絶縁膜１０５および窪み１０
７ｂ上の余剰分をエッチバックし、第１埋込み部材１０
６ａで貫通孔１０８を埋め込む。
【００２１】次にバイアススパッタ法によりアルミニウ
ム−シリコン−銅合金を０．５μｍ堆積し、第３絶縁膜
１０５上の余剰分を等方性ドライエッチングあるいは、
リン酸系のエッチング液で除去し、図３（ｃ）に示すよ
うに、窪み１０７ｂを第２埋込み部材１０６ｃで埋め、
さらにスパッタ法によりアルミニウム−シリコン−銅合
金を膜厚０．６μｍ堆積、パターニングにより第２配線
層１０９とする。
ム−シリコン−銅合金を０．５μｍ堆積し、第３絶縁膜
１０５上の余剰分を等方性ドライエッチングあるいは、
リン酸系のエッチング液で除去し、図３（ｃ）に示すよ
うに、窪み１０７ｂを第２埋込み部材１０６ｃで埋め、
さらにスパッタ法によりアルミニウム−シリコン−銅合
金を膜厚０．６μｍ堆積、パターニングにより第２配線
層１０９とする。
【００２２】側面が傾斜した窪み１０７ｂを形成するの
で中間配線層１１０と第２の埋込み部材が接近しすぎる
のを避けることができる。
で中間配線層１１０と第２の埋込み部材が接近しすぎる
のを避けることができる。
【００２３】以上、上層配線がアルミニウム−シリコン
−銅合金膜の場合について説明したが、その外に、アル
ミニウム金属膜、アルミニウム−シリコン合金膜、アル
ミニウム−銅合金膜など、一般にアルミニウム系配線を
上層配線として有するものに本発明を適用することがで
きる。
−銅合金膜の場合について説明したが、その外に、アル
ミニウム金属膜、アルミニウム−シリコン合金膜、アル
ミニウム−銅合金膜など、一般にアルミニウム系配線を
上層配線として有するものに本発明を適用することがで
きる。
【００２４】図５，図６はそれぞれ本発明および従来技
術による多層配線半導体装置における平面レイアウトの
一例を示す平面図である。
術による多層配線半導体装置における平面レイアウトの
一例を示す平面図である。
【００２５】本発明では窪み１０７にアルミニウムを埋
め込みエレクトロマイグレーション耐性を向上させてあ
るので、第２配線層１０９であるアルミニウム配線幅は
、コンタクトホール１０８部とその他の部分で一様な幅
にすることができる。一方、従来では、コンタクトホー
ル１０８の近傍でエレクトロマイグレーション耐性を向
上させるために、第２配線層１０９であるアルミニウム
配線幅を広げてある。ここで、最小間隔１１１が０．８
μｍ、平坦部配線幅１１３を０．８μｍとすると、図４
に示すものでは、配線ピッチ１１２ａが１．６μｍ，第
５図に示すものでは、コンタクトホール１０８近傍での
拡幅を片側０．１μｍとしても配線ピッチ１１２ｂが１
．８μｍになってしまう。
め込みエレクトロマイグレーション耐性を向上させてあ
るので、第２配線層１０９であるアルミニウム配線幅は
、コンタクトホール１０８部とその他の部分で一様な幅
にすることができる。一方、従来では、コンタクトホー
ル１０８の近傍でエレクトロマイグレーション耐性を向
上させるために、第２配線層１０９であるアルミニウム
配線幅を広げてある。ここで、最小間隔１１１が０．８
μｍ、平坦部配線幅１１３を０．８μｍとすると、図４
に示すものでは、配線ピッチ１１２ａが１．６μｍ，第
５図に示すものでは、コンタクトホール１０８近傍での
拡幅を片側０．１μｍとしても配線ピッチ１１２ｂが１
．８μｍになってしまう。
【００２６】このように本発明は、エレクトロマイグレ
ーション耐性の向上を、アルミニウム配線層の占有面積
を増加させることなく達成できる。
ーション耐性の向上を、アルミニウム配線層の占有面積
を増加させることなく達成できる。
【００２７】
【発明の効果】以上説明したように本発明は、層間絶縁
膜のコンタクトホール部およびその近傍を含む領域に窪
みを設けてアルミニウム系の埋込み部材を設けてあるの
で、コンタクトホール部とその近傍を含む領域で実質的
に上層アルミニウム系配線層の断面積が大きくなる。従
って、下側の電気伝導度の低い材料で埋められた貫通孔
部の発熱によるエレクトロマイグレーションが生じやす
い状況を、前述の断面積増加による電流密度低減により
打ち消し、上層アルミニウム系配線層のエレクトロマイ
グレーション耐性を位置に依存することなく一様にでき
るという効果を有する。
膜のコンタクトホール部およびその近傍を含む領域に窪
みを設けてアルミニウム系の埋込み部材を設けてあるの
で、コンタクトホール部とその近傍を含む領域で実質的
に上層アルミニウム系配線層の断面積が大きくなる。従
って、下側の電気伝導度の低い材料で埋められた貫通孔
部の発熱によるエレクトロマイグレーションが生じやす
い状況を、前述の断面積増加による電流密度低減により
打ち消し、上層アルミニウム系配線層のエレクトロマイ
グレーション耐性を位置に依存することなく一様にでき
るという効果を有する。
【図１】本発明の第１の実施例を示す平面図（図１（ａ
））および断面図である。
））および断面図である。
【図２】第１の実施例の製造方法を説明するため（ａ）
〜（ｃ）に分図して示す断面図である。
〜（ｃ）に分図して示す断面図である。
【図３】本発明の第２の実施例をその製造工程に沿って
説明するため（ａ）〜（ｃ）に分図して示す断面図であ
る。
説明するため（ａ）〜（ｃ）に分図して示す断面図であ
る。
【図４】従来例を示す断面図である。
【図５】本発明による多層配線半導体装置の平面レイア
ウトの１例を示す平面図である。
ウトの１例を示す平面図である。
【図６】従来技術による多層配線半導体装置の平面レイ
アウトの一例を示す平面図である。
アウトの一例を示す平面図である。
１０１ シリコン基板
１０２ 第１絶縁膜
１０３ 第１配線層
１０４ 第２絶縁膜
１０５ 第３絶縁膜
１０６ 埋込み部材
１０６ａ 第１埋込み部材
１０６ｂ，１０６ｃ 第２埋込み部材１０７，１
０７ａ，１０７ｂ 窪み１０８ 貫通孔 １０９ 第２配線層 １１０ 中間配線層 １１１ 最小間隔 １１２ａ，１１２ｂ 配線ピッチ１１３
平坦部配線幅
０７ａ，１０７ｂ 窪み１０８ 貫通孔 １０９ 第２配線層 １１０ 中間配線層 １１１ 最小間隔 １１２ａ，１１２ｂ 配線ピッチ１１３
平坦部配線幅
Claims (2)
- 【請求項１】 上層アルミニウム系配線層と下層配線
層とが層間絶縁膜に設けられたコンタクトホールで接続
された多層配線半導体装置において、前記コンタクトホ
ールは、前記上層アルミニウム系配線層側に設けられた
窪みおよび前記窪みの底部に設けられた貫通孔からなり
、前記窪みおよび前記貫通孔はそれぞれアルミニウム系
材料およびアルミニウム系材料より電気伝導度が低い材
料で埋め込まれていることを特徴とする多層配線半導体
装置。 - 【請求項２】 上層アルミニウム系配線層は、アルミ
ニウム金属、アルミニウム−シリコン合金、アルミニウ
ム−銅合金またはアルミニウム−シリコン−銅合金のい
ずれかで構成されている請求項１記載の多層配線半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3120601A JP3021768B2 (ja) | 1991-05-27 | 1991-05-27 | 多層配線半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3120601A JP3021768B2 (ja) | 1991-05-27 | 1991-05-27 | 多層配線半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04348547A true JPH04348547A (ja) | 1992-12-03 |
| JP3021768B2 JP3021768B2 (ja) | 2000-03-15 |
Family
ID=14790296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3120601A Expired - Fee Related JP3021768B2 (ja) | 1991-05-27 | 1991-05-27 | 多層配線半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3021768B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6316836B1 (en) | 1998-05-27 | 2001-11-13 | Nec Corporation | Semiconductor device interconnection structure |
| US6600225B2 (en) | 2001-06-12 | 2003-07-29 | Oki Electric Industry Co, Ltd. | Semiconductor device with elongated interconnecting member and fabrication method thereof |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2016381274B2 (en) | 2015-12-28 | 2022-09-08 | Zipwall, Llc | Self-closing entryway partition |
-
1991
- 1991-05-27 JP JP3120601A patent/JP3021768B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6316836B1 (en) | 1998-05-27 | 2001-11-13 | Nec Corporation | Semiconductor device interconnection structure |
| US6600225B2 (en) | 2001-06-12 | 2003-07-29 | Oki Electric Industry Co, Ltd. | Semiconductor device with elongated interconnecting member and fabrication method thereof |
| US6919265B2 (en) | 2001-06-12 | 2005-07-19 | Oki Electric Industry Co., Ltd. | Semiconductor device with elongated interconnecting member and fabrication method thereof |
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| Publication number | Publication date |
|---|---|
| JP3021768B2 (ja) | 2000-03-15 |
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