JPH04349293A - ダイナミック型メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はダイナミック型メモリ
に関し、特にメモリアレイのデータ一括書き込み方式に
関するものである。

【０００２】

【従来の技術】図５は一般に用いられているダイナミッ
ク型メモリのメモリアレイ周辺の構成図であり、図にお
いて、１は１ビットの電気情報を記憶するメモリセル、
２はＣＭＯＳのバランス型フリップフロップ回路で構成
され、微小信号電圧を検知し、増幅するセンスアンプ、
３ａ，３ｂは１つのセンスアンプに接続されるペアのビ
ット線で、情報信号をメモリセル１へ伝える。４は行並
びのメモリセル１を構成するＭＯＳＦＥＴのゲートに接
続され、メモリセル１のＭＯＳＦＥＴを活性化させるワ
ード線、５ａ，５ｂ，５ｃはそれぞれビット線ペア３ａ
，３ｂ間の容量をバランスさせ、メモリセル１のＭＯＳ
ＦＥＴのゲート・ソース間もしくはゲート・ドレイン間
容量に起因するワード線４からビット線３ａ，３ｂへの
カップリングノイズを相殺するためのプリチャージ回路
，ダミーワード線，ダミーセルである。

【０００３】また６は電気情報をセンスアンプ２へ伝え
、あるいは遮断するといったゲートの働きを持つＩ／Ｏ
ゲート、７は上記ダミーワード線５ｂを制御するダミー
ワード線制御回路、８は上記センスアンプ２を駆動させ
るセンスアンプ駆動回路、９は一括書き込み動作時にメ
モリセル１へ書き込む電気情報を一次蓄えておくデータ
保持回路、１０は電気情報を外部からメモリアレイ廻り
の内部回路へ伝える第１のデータ書き込み線、１１は任
意のビット線ペア３ａ，３ｂを１つだけ活性化させる第
１の列選択回路、１２はビット線ペア３ａ，３ｂを全て
活性化させる第２の列選択回路、１３は任意のワード線
４を１つだけ活性化させる第１の行選択回路である。

【０００４】次に動作について説明する。図６は通常の
書き込み動作（任意のメモリセル１つに電気情報を書き
込む動作）を行う場合の各信号電圧の時間特性図（以後
、タイミング図と称す）であり、一般的に高電位ＶＣＣ
は５Ｖ，低電位ＶＳＳは０Ｖに設定されている。いま行
選択信号（以後、／ＲＡＳと称す）がＶＣＣ→ＶＳＳに
変化したときメモリセル１の行並びの番地を設定する信
号（以後、行Ａｄｄと称す）のデータを第１の行選択回
路１３が読み取り、設定番地のワード線４を活性化する
。このときワード線４にはＶＣＣより高い電位（ＶＣＣ
＋２ＶＴＨ）が与えられる。これは、メモリセル１内の
ＭＯＳＦＥＴのしきい値電圧ＶＴＨによりメモリセルを
構成する容量に書き込まれるデータがＶＣＣ以下となる
のを防ぐためである。このとき、センスアンプ駆動回路
８が作動してＳＥ線にＶＣＣが、また／ＳＥ線にＶＳＳ
が与えられ、選択された１行分のメモリセル１の各電気
情報を各センスアンプ２で読み取る。

【０００５】次に列選択信号（以後、／ＣＡＳと称す）
がＶＣＣ→ＶＳＳに変化したときメモリセル１の列並び
の番地を設定する信号（以後、列Ａｄｄと称す）を第１
の列選択回路１１が読み取り、設定列のＩ／Ｏゲート６
を開き、第１のデータ書き込み線１０の電気信号を所定
のビット線ペア３ａ，３ｂに伝え、センスアンプ２のデ
ータが書き換えられ、選択されているメモリセル１の電
気情報も書き換えられる。しかし、選択されていないメ
モリセル１の電気情報は各センスアンプ２が保持してい
るので書き換えは行われない。ついで／ＲＡＳがＶＳＳ
→ＶＣＣとなり、メモリセル１は他の回路と電気的に切
り離され、電気情報はメモリセル１に保持されると同時
に、第１の行選択回路１３とセンスアンプ駆動回路８の
動作は停止する。次いで／ＣＡＳがＶＳＳ→ＶＣＣとな
り、第１の列選択回路１１の動作は停止し、Ｉ／Ｏゲー
ト６が閉じ、第１のデータ書き込み線１０とビット線ペ
ア３ａ，３ｂとが切り離される。

【０００６】以上のようにして通常の書き込み動作が行
われ、約百数十ｎｓｅｃの時間で動作する。なお、各ア
ドレズ信号Ａｄｄはメモリセル１の数が２５６個であれ
ば、２４　＝（２５６）１／２　の関係から４ヶの行Ａ
ｄｄ信号と４ヶの列Ａｄｄ信号が必要となる。

【０００７】つぎに１行分のメモリセル１に一括に電気
情報を書き込むときの動作について説明する。１つの電
気情報を１行分のメモリセル１に一括書き込みを行う場
合においては上述した通常の書き込み動作とは異なり、
高速書き込み動作を行う。図３はその高速書き込み動作
時のタイミング図である。この動作状態においては、列
選択が行われないため、列Ａｄｄ信号は発せられない。 また／ＣＡＳ信号も変化しない。そのため、第１のデー
タ書き込み線１０に情報は伝えられない。

【０００８】すなわち、図３において、／ＲＡＳがＶＣ
Ｃ→ＶＳＳに変化したとき行Ａｄｄ信号を第１の行選択
回路１３が読み取り、設定番地のワード線４を活性化す
る。 このとき、行一括高速書き込み動作に入ることを指令す
る一括書き込み要求信号（以後、ＤＳＦと称す）が発せ
られる。そして上記同様に選択された１行分のメモリセ
ル１の各電気情報を各センスアンプ２が読み取り、次い
でデータ保持回路９は上記ＤＳＦ信号により、蓄えてい
た電気情報を第１のデータ書き込み線１０に伝える。Ｄ
ＳＦ信号により、第２の列選択回路１２は１行分全ての
Ｉ／Ｏゲート６を同時に開き、第１のデータ書き込み線
１０の電気信号を各列のビット線ペア３ａ，３ｂに伝え
、１行分全てのセンスアンプ２のデータが書き換えられ
、選択されているワード線４に接続される１行分全ての
メモリセル１の電気情報も書き換えられる。

【０００９】次に／ＲＡＳがＶＳＳ→ＶＣＣとなり、１
行分のメモリセル１は他の回路と電気的に切り離され、
電気情報はメモリセル１に保存されると同時に、第２の
行選択回路１２，センスアンプ駆動回路８及びデータ保
持回路９の動作が停止する。

【００１０】このようにして、任意の１行分のメモリセ
ルに電気情報を一括書き込みする動作は完了する。この
ときの動作時間は電気情報を蓄えるためのサイクルをあ
わせて約３００ｎｓｅｃ前後である。また高速書き込み
動作状態に入る前にデータ保持回路９にメモリセル１へ
書き込む情報を蓄えておくサイクルを必要とする。

【００１１】以上のように、従来のダイナミック型メモ
リは列選択回路として、任意のメモリセル１を１つだけ
選択する第１の列選択回路１１と、任意の１行全てのメ
モリセル１を選択する第２の列選択回路１２を備え、こ
れら回路のどちらを動作させるのかをＤＳＦ信号により
コントロールしていた。

【００１２】

【発明が解決しようとする課題】従来のダイナミック型
メモリは以上のように構成されており、メモリセル１行
一括書き込み動作においては、行選択信号／ＲＡＳがＶ
ＣＣからＶＳＳに変化してからデータ保持回路９が電気
情報をデータ書き込み線１０に伝えていた。そのため、
データ書き込み線１０の線容量を充電する時間が必要と
なり、高速書き込み動作を行うモードであるにもかかわ
らず大きなタイムロスを生じていた。

【００１３】また、データ保持回路９は、データ書き込
み線１０とビット線ペア３ａ，３ｂの線容量を充電し、
１行分のセンスアンプ並びにメモリセルに電気情報を書
き込むだけの駆動能力を必要とし、その回路サイズは非
常に大きなものとなり、ＩＣチップの小型化には不都合
であった。

【００１４】さらに、全メモリセルに一括書き込みを行
う場合は上述のような１行一括書き込み動作を繰り返し
行わなければならず、動作が複雑となるとともに、上述
の１行書き込み時毎のタイムロスが計上されることとな
り動作速度向上が図れない等の問題点があった。

【００１５】この発明は上記のような問題点を解消する
ためになされたもので、データ書き込み線の線容量充電
によるタイムロスが生じないダイナミック型メモリを得
ることを目的する。

【００１６】また簡単な動作でかつ高速に全メモリセル
に一括書き込みを行うことができるダイナミック型メモ
リを得ることを目的とする。

【００１７】

【課題を解決するための手段】この発明に係るダイナミ
ック型メモリは、メモリセルアレイと、１つのメモリセ
ルを選択するための行及び列選択手段に加えて、一括書
き込み用のデータを保持するデータ保持回路と、電源電
位を受ける第２の情報書き込み線と、上記複数のビット
線全てを同時に選択する第２の列選択回路とを備え、保
持データに応じた情報がビット線対に与えられるよう、
全ビット線対に上記第２の情報書き込み線の電源電位を
印加し、１行のメモリセルの一括書き込みを行うように
したものである。

【００１８】また、上記構成に加えて、全てのワード線
を同時に選択する第２の行選択手段を設け、上記メモリ
セルアレイを構成する全メモリの一括書き込みを行うよ
うにしたものである。

【００１９】

【作用】この発明においては、一括書き込み用のデータ
を保持するデータ保持回路と、電源電位を受ける第２の
情報書き込み線と、複数のビット線全てを同時に選択す
る第２の列選択回路とを設け、書き込み動作前に予め線
容量が充電された第２のデータ書き込み線によりセンス
アンプとメモリセルとに情報を書き込むように構成した
ので、データ保持回路による情報書き込み線の容量充電
のためのタイムロスがなくなり、データ保持回路の駆動
能力が向上する。

【００２０】また、上記構成に加え第２の行選択回路を
設け、全てのワード線を同時に活性化するようにしたか
ら、簡単な動作で全メモリセルに一括に書き込みを行う
ことができる。

【００２１】

【実施例】以下、この発明の第１の実施例を図について
説明する。図１において、図５と同一符号は同一または
相当部分を示し、１１は従来例と同じ第１の列選択回路
、２９は機能的には従来例と同じデータ保持回路、３０
は一括書き込み動作時に使用される第２のデータ書き込
み線であり、３２は各ビット線ペア３ａ，３ｂを全て同
時に活性化させる第２の列選択回路である。また１３は
従来例と同じ第１の行選択回路で、３３は全ワード線４
を同時に活性化する第２の行選択回路である。

【００２２】次に動作について説明する。まず、通常の
書き込み動作においては、第２のデータ書き込み線３０
は活性化されず、第２の列選択回路３２も動作しない。 よって従来例と同じ動作，同じタイミングで１つのメモ
リセルに書き込みが行われる。

【００２３】つぎに１行一括書き込み動作について説明
する。データ保持回路２９はＰチャネルＭＯＳＦＥＴ側
をＶＣＣ線に、またｎチャネルＭＯＳＦＥＴ側をＶＳＳ
線に接続したフリップフロップ回路によって構成され、
１行一括書き込みに入る前の電気情報を保持する動作に
おいて、電気情報がフリップフロップ回路に記憶された
時から第２のデータ書き込み線３０は充電され、１行一
括書き込み動作に入る前に該線容量の充電は完了する。

【００２４】そして１行一括書き込み動作に入り、図３
において、／ＲＡＳがＶＣＣ→ＶＳＳに変化したとき行
Ａｄｄ信号を第１の行選択回路１３が読み取り、設定番
地のワード線４を活性化させ、該ワード線４に接続され
た１行分の各メモリセル１の電気情報がセンスアンプ２
に読み取られる。次いで、ＤＳＦ信号により第２の列選
択回路３２は第２のデータ書き込み線３０の電気情報を
全てのビット線ペア３ａ，３ｂに伝える。以上のように
して全てのセンスアンプ２のデータが書き換えられ、選
択されている１行分全てのメモリセル１の電気情報も書
き換えられる。

【００２５】次いで、／ＲＡＳがＶＳＳ→ＶＣＣとなり
、１行分のメモリセル１は他の回路と電気的に切り離さ
れ、電気情報はメモリセル１に保存されると同時に、第
２の列選択回路３２とセンスアンプ駆動回路８の動作は
停止し、１行一括書き込み動作は完了する。

【００２６】このように本実施例では、データ保持回路
２９を介して電源線ＶＣＣ及びＶＣＣと接続する第２の
データ書き込み線３０を設け、一括書き込み動作前のデ
ータ保持回路２９のデータ保持サイクル内で、第２のデ
ータ書き込み線３０をデータ保持回路２９の電気情報に
応じて電源線ＶＣＣ及びＶＣＣと接続して線容量を充電
しておき、この第２のデータ書き込み線３０を列選択回
路３２で選択された全ビット線対３ａ，３ｂ、及びセン
スアンプ２に接続し、行選択回路１３で選択された１行
分全てのメモリセル１、及びセンスアンプ２のデータの
書き換えを行うようにしたから、データ保持回路２９に
よる第２のデータ書き込み線３０の線容量を充電するた
めの負荷が無くなる。またデータ保持回路２９に電気情
報を書き込むサイクル内で線容量を充電するため、デー
タ保持回路２９の駆動能力は小さくてもよく、従って回
路を小型化できる。

【００２７】また、第２のデータ書き込み線３０の線容
量を、線を太くする，コンデンサを付加する等して増大
させることで、１行一括書き込み動作時のデータ保持回
路２９の負荷の軽減を図ることもできる。

【００２８】ところで上記構成において、第２の行選択
手段３３は全てのワード線４を同時に活性化するように
構成されており、第１の行選択回路に代えてこの回路を
動作させることでメモリアレイ中の全てのメモリセル２
に一括に情報を書き込むことができる。図４の動作タイ
ミングを用いて詳述すると、データ保持回路２９の電気
情報を全メモリセル１に書き込む動作であるから、行Ａ
ｄｄ，列Ａｄｄ，／ＣＡＳの各信号は発せられない。／
ＲＡＳがＶＣＣ→ＶＳＳとなり、ＩＣチップ内の回路は
動作可能状態となる（／ＲＡＳ信号は行選択の他に前記
の役割も担う）。このとき、ＤＳＦ信号により第２の列
選択回路３２は第２のデータ書き込み線３０の電気情報
を全ビット線ペア３ａ，３ｂに伝え、全てのセンスアン
プ２のデータが書き換えられる。

【００２９】次に、第２の行選択回路３３を動作させる
信号ＡＤＥにより第２の行選択回路３３は全ワード線４
を同時に活性化し、上記書き替えられたセンスアンプ２
の情報が全メモリセル１に書き込まれる。その後／ＲＡ
ＳがＶＳＳ→ＶＣＣとなり、第２の行選択回路３３の動
作は停止し、全メモリセル１は電気的に他の回路と切り
離され、電気情報は保存されると同時に、第２の行選択
回路３２とセンスアンプ駆動回路８の動作は停止し、全
メモリセル一括書き込み動作は完了する。

【００３０】このようにすることで、例えば２５６×２
５６個のメモリセルの１行分である２５６個のメモリセ
ル１に全メモリセル一括書き込みを行った場合、２５６
２　＝６５．５３６個のメモリセルに一括書き込みする
ことになる。この場合、１行一括書き込み動作時の２乗
倍の負荷が書き込み回路系にかかるので、ＡＤＥ信号が
発せられた時点から／ＲＡＳがＶＳＳ→ＶＣＣとなるま
での時間を十分にとる必要があり、動作タイミングは長
くなるが、１行一括書き込み動作を２５６回繰り返して
２５６×２５６個の全メモリセルに書き込みを行うより
は　　かに速く書き込みを行うことが可能となる。

【００３１】次に本発明の他の実施例を図２に示す。図
において、図１と同一符号は同一または相当部分を示し
、４９は機能的には従来と同じデータ保持回路、５０は
一括書き込み動作時に使用される第２のデータ書き込み
線で、ＶＣＣ線もしくはＶＳＳ線のどちらかに接続され
ており、常時活性状態にある。データ保持回路４９に記
憶されている電気情報により、５２は第２の列選択回路
であり、データ保持回路４９に記録されている電気情報
により該回路５２の２本ある駆動線のいずれか一方のみ
が活性化されることにより、ビット線３ａもしくはビッ
ト線３ｂのどちらかが活性化される。

【００３２】次に動作について説明する。通常の書き込
み動作は第１の実施例と同じであるのでここでは一括書
き込み動作についてのみ説明する。図３において、／Ｒ
ＡＳがＶＣＣ→ＶＳＳに変化したときＡｄｄ信号を第１
の行選択回路１３が読み取り設定番地のワード線４を活
性化させ、各メモリセル１の電気情報がセンスアンプ２
に読み取られる。次いで、ＤＳＦ信号によりデータ保持
回路４９は保持している情報に従い、第２の列選択回路
５２のどちらか一方の駆動線を活性化させる。常時活性
化状態にある第２のデータ書き込み線５０の電圧は、第
２の列選択回路５２によりビット線３ａもしくはビット
線３ｂを選択することによって電気情報として伝えられ
、伝えられた電気情報はセンスアンプ２のデータを書き
換え、次いで１行分全てのメモリセル１の電気情報も書
き換える。

【００３３】そして／ＲＡＳがＶＳＳ→ＶＣＣとなり、
１行分のメモリセル１は他の回路と電気的に切り離され
、電気情報はメモリセル１に保存されると同時に、デー
タ保持回路４９の動作は停止し、第２の列選択回路５２
の動作も停止する。また、センスアンプ駆動回路８の動
作も停止し、１行一括書き込み動作は完了する。

【００３４】この場合、第２の列選択回路５２はビット
線３ａかビット線３ｂのどちらか一方しか活性化しない
ため、ビット線ペア３ａ，３ｂを両方活性化させる場合
に比べ、センスアンプ２へ電気信号を書き込む時間は長
くなるが、第２のデータ書き込み線５０は常時ＶＣＣ線
もしくはＶＳＳ線に接続されているので、線を太くして
やれば、上記実施例で示したようなデータ保持回路への
情報書き込み動作時に第２の第２のデータ書き込み線の
線容量を充電する方式よりもセンスアンプ２を駆動する
能力は高い。

【００３５】また、データ保持回路４９は、第２の列選
択回路５２を駆動する能力のみ有していればよいため、
上記実施例よりもさらに小型なものとすることができる
。

【００３６】また、上記実施例と同様にして第２の行選
択回路３３を駆動することで、全メモリセルへの一括書
き込み動作を行うことができる。

【００３７】なお上記実施例では第２の列選択回路３２
，５２、及び第２の行選択回路１３がｎチャネルＭＯＳ
ＦＥＴにより構成されているものを示したが、Ｐチャネ
ルＭＯＳＦＥＴによって構成された回路であってもよく
、上記実施例と同様の効果を奏することは言うまでもな
い。

【００３８】

【発明の効果】以上のように、この発明に係るダイナミ
ック型メモリによれば、一括書き込み用のデータを保持
するデータ保持回路と、電源電位を受ける第２の情報書
き込み線と、複数のビット線全てを同時に選択する第２
の列選択回路とを設け、書き込み動作前に予め線容量が
充電された第２のデータ書き込み線によりセンスアンプ
とメモリセルとに情報を書き込むようにしたので、デー
タ保持回路による情報書き込み線の容量充電のためのタ
イムロスがなくなり高速な動作を行うことができるとと
もに、情報書き込み線を充電する負荷が軽くなる分、デ
ータ保持回路の駆動負荷が軽減され、従って小さい駆動
能力のものとすることができ、回路サイズを小さくでき
、ひいては装置のコンパクト化を図ることができるとい
う効果がある。

【００３９】また、上記構成に加え、全ワード線を同時
に活性化する第２の行選択回路を設けたので、全メモリ
セルへの一括書き込み動作が高速かつ簡単に行なうこと
ができるという効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例によるダイナミック型メモ
リのメモリアレイと周辺回路の構成図である。

【図２】この発明の他の実施例によるダイナミック型メ
モリのメモリアレイと周辺回路の構成図である。

【図３】従来及び本発明によるダイナミック型メモリの
メモリセル１行一括書き込み動作時のタイミング図であ
る。

【図４】従来及び本発明によるダイナミック型メモリの
全メモリセル一括書き込み動作時のタイミング図である
。

【図５】従来のダイナミック型メモリのメモリアレイと
周辺回路の構成図である。

【図６】従来及び本発明によるダイナミック型メモリの
通常の書き込み動作時のタイミング図である。

【符号の説明】

１　　　　メモリセル ３ａ　　ビット線（列選択線） ３ｂ　　ビット線（列選択線） ４　　　　ワード線（行選択線） １０　　第１のデータ書き込み線 １１　　第１の列選択回路 １３　　第１の行選択回路 ３０　　第２のデータ書き込み線 ３２　　第２の列選択回路 ３３　　第２の行選択回路 ５０　　第２のデータ書き込み線 ５２　　第２の列選択回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　列，行方向に配置された複数のワード
   線，ビット線対の各交点に配置されたメモリセルからな
   るメモリセルアレイと、上記複数のワード線の１つを選
   択する第１の行選択回路と、上記複数のビット線対から
   １つのビット線対を選択しこれを第１の情報書き込み線
   と接続する第１の列選択回路とを備えたダイナミック型
   メモリにおいて、一括書き込み用のデータを保持するデ
   ータ保持回路と、電源電位を受ける第２の情報書き込み
   線と、上記複数のビット線を全て同時に選択する第２の
   列選択回路とを有し、保持データに応じた情報がビット
   線対に与えられるよう、全ビット線対に上記第２の情報
   書き込み線の電源電位を印加し、１つの行のメモリセル
   の一括書き込みを行う情報書き込み手段を備えたことを
   特徴とするダイナミック型メモリ。
2. 【請求項２】　　上記データ保持回路は、その保持デー
   タに応じた情報が上記第２の情報書き込み線に与えられ
   るよう、異なる電源電位の２つの電源線をデータ保持サ
   イクル内において上記第２の情報書き込み線に接続する
   ものであり、上記第２の列選択回路は、一括転送要求信
   号を受けて上記異なる電源電位の２つの電源線を全ビッ
   ト線に接続することを特徴とする請求項１記載のダイナ
   ミック型メモリ。
3. 【請求項３】　　上記第２の情報書き込み線は所定電位
   の電源線に接続されたものであり、上記データ保持回路
   は、上記第２の情報書き込み線に与えられた電源電位を
   、その保持データに応じた情報がビット線対に与えられ
   るよう、対をなすビット線の一方に上記第２の情報書き
   込み線を接続するものであることを特徴とする請求項１
   記載のダイナミック型メモリ。
4. 【請求項４】　　請求項１記載のダイナミック型メモリ
   において、上記複数のワード線を同時に全て選択する第
   ２の行選択手段を設け、上記メモリセルアレイを構成す
   る全メモリセルの一括書き込みを行うようにしたことを
   特徴とするダイナミック型メモリ。