JPH04349539A - マイクロプロセッサの運転制御方式 - Google Patents
マイクロプロセッサの運転制御方式Info
- Publication number
- JPH04349539A JPH04349539A JP3121561A JP12156191A JPH04349539A JP H04349539 A JPH04349539 A JP H04349539A JP 3121561 A JP3121561 A JP 3121561A JP 12156191 A JP12156191 A JP 12156191A JP H04349539 A JPH04349539 A JP H04349539A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- cpu
- interrupt
- switching
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 2
- 230000015654 memory Effects 0.000 abstract description 5
- 230000001360 synchronised effect Effects 0.000 abstract description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 5
- 230000001276 controlling effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はマイクロプロセッサの運
転制御方式に関し、特に冗長構成のマイクロプロセッサ
の切り替えの制御方式に関する。
転制御方式に関し、特に冗長構成のマイクロプロセッサ
の切り替えの制御方式に関する。
【０００２】
【従来の技術】従来のマイクロプロセッサにおける冗長
構成の切り替え制御方式は、その切り替えトリガはＣＰ
Ｕの運転動作とは非同期に行なわれていた。
構成の切り替え制御方式は、その切り替えトリガはＣＰ
Ｕの運転動作とは非同期に行なわれていた。
【０００３】
【発明が解決しようとする課題】この従来の冗長構成切
り替え方式では、切り替えトリガがＣＰＵの運転動作と
は非同期なため、切り替えに伴い情報の欠落を生じるが
、あるいは切り替えのために複雑な処理を必要としてい
た。
り替え方式では、切り替えトリガがＣＰＵの運転動作と
は非同期なため、切り替えに伴い情報の欠落を生じるが
、あるいは切り替えのために複雑な処理を必要としてい
た。
【０００４】
【課題を解決するための手段】本発明のマイクロプロセ
ッサの運転制御方式は、ＣＰＵと、このＣＰＵへの割り
込みを制御する割り込み制御回路と、このＣＰＵに接続
された他の回路とを含む冗長構成を有し、前記割り込み
制御回路を通じて前記ＣＰＵの基本動作周期を与える第
１の割り込みクロックである基本周期クロックと、冗長
構成の系切り替えを指示する前記基本周期クロックとは
非同期の切り替え信号とを入力するマイクロプロセッサ
において、前記基本周期クロックから前記第１の割り込
みクロックに対し一定の相関を持つ第２の割り込みクロ
ックを発生するクロック発生手段と、この第２の割り込
みクロックを前記割り込み制御回路を通じて前記ＣＰＵ
へ入力する手段と、前記第２の割り込みクロックに同期
して前記ＣＰＵから前記ＣＰＵに接続された他の回路へ
のアクセスを停止する手段と、前記切り替え信号を前記
第２の割り込みクロックに同期させる手段とを備えてい
る。
ッサの運転制御方式は、ＣＰＵと、このＣＰＵへの割り
込みを制御する割り込み制御回路と、このＣＰＵに接続
された他の回路とを含む冗長構成を有し、前記割り込み
制御回路を通じて前記ＣＰＵの基本動作周期を与える第
１の割り込みクロックである基本周期クロックと、冗長
構成の系切り替えを指示する前記基本周期クロックとは
非同期の切り替え信号とを入力するマイクロプロセッサ
において、前記基本周期クロックから前記第１の割り込
みクロックに対し一定の相関を持つ第２の割り込みクロ
ックを発生するクロック発生手段と、この第２の割り込
みクロックを前記割り込み制御回路を通じて前記ＣＰＵ
へ入力する手段と、前記第２の割り込みクロックに同期
して前記ＣＰＵから前記ＣＰＵに接続された他の回路へ
のアクセスを停止する手段と、前記切り替え信号を前記
第２の割り込みクロックに同期させる手段とを備えてい
る。
【０００５】
【実施例】次に本発明について図面を参照して説明する
。
。
【０００６】図１は本発明の一実施例を示すブロック図
である。マイクロプロセッサ１１，２１は二重化され、
ＣＰＵ２１，２２と、メモリ（ＭＭ）３１，３２と、バ
ス制御回路（ＢＣ）４１，４２と、バス５１，５２と、
割り込み制御回路（ＩＮＴ）６１，６２とを含み構成さ
れている。さらにマイクロプロセッサ１１，２１の外部
には割り込み信号発生回路７０が備えられている。
である。マイクロプロセッサ１１，２１は二重化され、
ＣＰＵ２１，２２と、メモリ（ＭＭ）３１，３２と、バ
ス制御回路（ＢＣ）４１，４２と、バス５１，５２と、
割り込み制御回路（ＩＮＴ）６１，６２とを含み構成さ
れている。さらにマイクロプロセッサ１１，２１の外部
には割り込み信号発生回路７０が備えられている。
【０００７】割り込み信号発生回路７０に、第１の割り
込みクロック１１１，１１２を作成する基本周期クロッ
ク８０と、マイクロプロセッサ１１，１２の冗長構成切
り替え信号９０とが入力されている。第２の割り込みク
ロック１２１，１２２は割り込み信号発生回路７０によ
り、基本周期クロック８０と相関のある周期クロックと
して作成される。ＣＰＵ２１，２２のプログラムは、第
２の割り込みクロック１２１，１２２に同期し、一定時
間バス５１，５２へのアクセスを停止する。冗長構成切
り替え信号９０は基本周期クロック８０とは同期してい
ない信号であるが、割り込み信号発生回路７０により基
本周期クロック８０と相関を有し第２の割り込みクロッ
ク１２１，１２２に同期したバス制御信号１００に変換
され、バス制御回路４１，４２に入力される。
込みクロック１１１，１１２を作成する基本周期クロッ
ク８０と、マイクロプロセッサ１１，１２の冗長構成切
り替え信号９０とが入力されている。第２の割り込みク
ロック１２１，１２２は割り込み信号発生回路７０によ
り、基本周期クロック８０と相関のある周期クロックと
して作成される。ＣＰＵ２１，２２のプログラムは、第
２の割り込みクロック１２１，１２２に同期し、一定時
間バス５１，５２へのアクセスを停止する。冗長構成切
り替え信号９０は基本周期クロック８０とは同期してい
ない信号であるが、割り込み信号発生回路７０により基
本周期クロック８０と相関を有し第２の割り込みクロッ
ク１２１，１２２に同期したバス制御信号１００に変換
され、バス制御回路４１，４２に入力される。
【０００８】ここで、切り替えの発生する以前は、バス
制御回路４１，４２により、ＣＰＵ２１からメモリ３１
，３２がアクセス可能であったとすると、切り替え後は
、ＣＰＵ２２よりアクセス可能となるように制御される
が、この切り替えは、ＣＰＵ２１，２２がバス５１，５
２へのアクセスを停止している期間内に行なわれる。
制御回路４１，４２により、ＣＰＵ２１からメモリ３１
，３２がアクセス可能であったとすると、切り替え後は
、ＣＰＵ２２よりアクセス可能となるように制御される
が、この切り替えは、ＣＰＵ２１，２２がバス５１，５
２へのアクセスを停止している期間内に行なわれる。
【０００９】
【発明の効果】以上説明したように本発明は、マイクロ
プロセッサの冗長構成がマイクロプロセッサの外部から
の切り替え指示をトリガとし制御され、ＣＰＵには割り
込み制御回路を通じ第１の割り込みクロックが与えられ
基本動作周期として動作するとき、第１の割り込みクロ
ックと、一定の相関を持った第２の割り込みクロック発
生手段と、この第２の割り込みクロックを割り込み制御
回路を通じＣＰＵへ入力する手段と、第２の割り込みク
ロックに同期してＣＰＵからＣＰＵに接続された他の回
路へのアクセスを停止する手段とを設け、冗長構成を制
御する切り替え指示を第２の割り込みクロックに同期さ
せる手段とを備えているので、冗長構成の切り替えをＣ
ＰＵがバスへのアクセスを停止している期間内に実行す
ることが可能であり、切り替えによる情報の欠落を複雑
な回路及び複雑な処理を必要とせずに可能とする効果を
有する。
プロセッサの冗長構成がマイクロプロセッサの外部から
の切り替え指示をトリガとし制御され、ＣＰＵには割り
込み制御回路を通じ第１の割り込みクロックが与えられ
基本動作周期として動作するとき、第１の割り込みクロ
ックと、一定の相関を持った第２の割り込みクロック発
生手段と、この第２の割り込みクロックを割り込み制御
回路を通じＣＰＵへ入力する手段と、第２の割り込みク
ロックに同期してＣＰＵからＣＰＵに接続された他の回
路へのアクセスを停止する手段とを設け、冗長構成を制
御する切り替え指示を第２の割り込みクロックに同期さ
せる手段とを備えているので、冗長構成の切り替えをＣ
ＰＵがバスへのアクセスを停止している期間内に実行す
ることが可能であり、切り替えによる情報の欠落を複雑
な回路及び複雑な処理を必要とせずに可能とする効果を
有する。
【図面の簡単な説明】
【図１】本発明の一実施例のブロック図である。
１１，１２ マイクロプロセッサ２１，２２
ＣＰＵ ３１，３２ メモリ ４１，４２ バス制御回路（ＢＣ）５１，５２
バス ６１，６２ 割り込み制御回路（ＩＮＴ）７０
割り込み信号発生回路 ８０ 基本周期クロック ９０ 冗長構成切り替え信号 １００ バス制御信号
ＣＰＵ ３１，３２ メモリ ４１，４２ バス制御回路（ＢＣ）５１，５２
バス ６１，６２ 割り込み制御回路（ＩＮＴ）７０
割り込み信号発生回路 ８０ 基本周期クロック ９０ 冗長構成切り替え信号 １００ バス制御信号
Claims (1)
- 【請求項１】 ＣＰＵと、このＣＰＵへの割り込みを
制御する割り込み制御回路と、このＣＰＵに接続された
他の回路とを含む冗長構成を有し、前記割り込み制御回
路を通じて前記ＣＰＵの基本動作周期を与える第１の割
り込みクロックである基本周期クロックと、冗長構成の
系切り替えを指示する前記基本周期クロックとは非同期
の切り替え信号とを入力するマイクロプロセッサにおい
て、前記基本周期クロックから前記第１の割り込みクロ
ックに対し一定の相関を持つ第２の割り込みクロックを
発生するクロック発生手段と、この第２の割り込みクロ
ックを前記割り込み制御回路を通じて前記ＣＰＵへ入力
する手段と、前記第２の割り込みクロックに同期して前
記ＣＰＵから前記ＣＰＵに接続された他の回路へのアク
セスを停止する手段と、前記切り替え信号を前記第２の
割り込みクロックに同期させる手段とを備え、冗長構成
の系切り替えを前記ＣＰＵが前記他の回路へのアクセス
を停止している期間内に行うことを特徴とするマイクロ
プロセッサの運転制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3121561A JPH04349539A (ja) | 1991-05-28 | 1991-05-28 | マイクロプロセッサの運転制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3121561A JPH04349539A (ja) | 1991-05-28 | 1991-05-28 | マイクロプロセッサの運転制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04349539A true JPH04349539A (ja) | 1992-12-04 |
Family
ID=14814285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3121561A Pending JPH04349539A (ja) | 1991-05-28 | 1991-05-28 | マイクロプロセッサの運転制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04349539A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006323677A (ja) * | 2005-05-19 | 2006-11-30 | Mitsubishi Electric Corp | ２重系制御システム |
| CN110023854A (zh) * | 2016-12-03 | 2019-07-16 | Wago管理有限责任公司 | 冗余处理单元的控制 |
-
1991
- 1991-05-28 JP JP3121561A patent/JPH04349539A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006323677A (ja) * | 2005-05-19 | 2006-11-30 | Mitsubishi Electric Corp | ２重系制御システム |
| CN110023854A (zh) * | 2016-12-03 | 2019-07-16 | Wago管理有限责任公司 | 冗余处理单元的控制 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR950005217B1 (ko) | 프로세서 클럭 신호 제어 방법 및 정보 처리 시스템 | |
| JPH04257932A (ja) | ディジタルシグナルプロセッサのエミュレート用チップ | |
| JPH03266108A (ja) | シングルチップマイクロコンピュータ | |
| JPH0721021A (ja) | 情報処理装置 | |
| US5659760A (en) | Microprocessor having interrupt vector generation unit and vector fetching command unit to initiate interrupt processing prior to returning interrupt acknowledge information | |
| JPS6326716A (ja) | 中央処理装置 | |
| JPS5850030A (ja) | 電子計算機システムの電源制御装置 | |
| JPS60218152A (ja) | マイクロ・プロセツサ | |
| JPH0573296A (ja) | マイクロコンピユータ | |
| JPH04171513A (ja) | クロック発生回路 | |
| JPS63100522A (ja) | デ−タ処理装置におけるクロツク信号供給制御方法 | |
| JPS6033654A (ja) | マイクロプロセツサ間デ−タ転送方式 | |
| JP2002215421A (ja) | デバッグ装置およびデバッグ装置のブレーク方法 | |
| JPS6295644A (ja) | マイクロプロセッサ用プログラムデバッグ装置 | |
| JP2695546B2 (ja) | マイクロコンピュータ内蔵カウントソース自動変更タイマ | |
| JPS63182724A (ja) | 中央処理装置 | |
| JP2513032B2 (ja) | マイクロコンピュ―タの入力制御回路 | |
| JPS6175436A (ja) | マイクロプログラム制御装置 | |
| JPH07146846A (ja) | マルチプロセッサシステム | |
| JPH04167113A (ja) | 情報処理装置 | |
| JPH04247531A (ja) | 障害検出方式 | |
| JPS61136115A (ja) | マイクロコンピユ−タシステムの基本クロツク発生回路 | |
| JPS616737A (ja) | マイクロプロセツサの異速度制御方式 | |
| JPS6156814B2 (ja) | ||
| JPH01231103A (ja) | プログラマブル・コントローラ |