JPH04349640A - アナログ・デジタル混在集積回路装置実装体 - Google Patents
アナログ・デジタル混在集積回路装置実装体Info
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- JPH04349640A JPH04349640A JP3152587A JP15258791A JPH04349640A JP H04349640 A JPH04349640 A JP H04349640A JP 3152587 A JP3152587 A JP 3152587A JP 15258791 A JP15258791 A JP 15258791A JP H04349640 A JPH04349640 A JP H04349640A
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- JP
- Japan
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- bonding pad
- digital
- analog
- wire
- chip
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
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-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
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- H10W72/541—Dispositions of bond wires
- H10W72/5453—Dispositions of bond wires connecting between multiple bond pads on a chip, e.g. daisy chain
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は１つの半導体チップにア
ナログ回路とデジタル回路が混在する半導体集積回路装
置（以下、ＩＣという）チップをワイヤボンディング法
により組み立てた実装体に関するものである。
ナログ回路とデジタル回路が混在する半導体集積回路装
置（以下、ＩＣという）チップをワイヤボンディング法
により組み立てた実装体に関するものである。
【０００２】
【従来の技術】アナログ回路とデジタル回路が混在する
ＩＣチップとリードフレームのリードとの間にワイヤに
よりボンディングを施し、又は基板のリードとの間にワ
イヤによりボンディングを施して実装したものは、例え
ば図５に示されるようになる。ＩＣチップ２の周辺部に
はボンディングパッドが配置されているが、それらのボ
ンディングパッドのうち、アナログ回路用ボンディング
パッド４ａとデジタル回路用ボンディングパッド４ｄは
それぞれの領域に分離されて配置され、両領域の中間領
域にはグランド用ボンディングパッド６と電源用ボンデ
ィングパッド８が配置されている。各ボンディングパッ
ドはリードフレームやプリント基板の隣接するリード１
０との間にワイヤ１２によって接続がなされ、グランド
用ボンディングパッド６と電源用ボンディングパッド８
もそれぞれの隣接するリード１４，１６との間にワイヤ
によって接続がなされる。
ＩＣチップとリードフレームのリードとの間にワイヤに
よりボンディングを施し、又は基板のリードとの間にワ
イヤによりボンディングを施して実装したものは、例え
ば図５に示されるようになる。ＩＣチップ２の周辺部に
はボンディングパッドが配置されているが、それらのボ
ンディングパッドのうち、アナログ回路用ボンディング
パッド４ａとデジタル回路用ボンディングパッド４ｄは
それぞれの領域に分離されて配置され、両領域の中間領
域にはグランド用ボンディングパッド６と電源用ボンデ
ィングパッド８が配置されている。各ボンディングパッ
ドはリードフレームやプリント基板の隣接するリード１
０との間にワイヤ１２によって接続がなされ、グランド
用ボンディングパッド６と電源用ボンディングパッド８
もそれぞれの隣接するリード１４，１６との間にワイヤ
によって接続がなされる。
【０００３】
【発明が解決しようとする課題】アナログ回路とデジタ
ル回路が混在するＩＣチップの場合、デジタル回路側か
らアナログ回路へのノイズの飛込みを如何に防ぐかとい
うことが常に課題となる。ノイズの飛込み経路としては
、スパイク状の電源変動による電源電位やグランド電位
の変動によるもの、接合や配線の重なりで容量結合を起
こすもの、パッケージや基板へのワイヤどおしの容量結
合によるものなどが挙げられている。本発明は最後のリ
ードフレームや基板へのワイヤどおしの容量結合による
デジタル回路からアナログ回路へのノイズの飛込みを防
ぐためのものである。
ル回路が混在するＩＣチップの場合、デジタル回路側か
らアナログ回路へのノイズの飛込みを如何に防ぐかとい
うことが常に課題となる。ノイズの飛込み経路としては
、スパイク状の電源変動による電源電位やグランド電位
の変動によるもの、接合や配線の重なりで容量結合を起
こすもの、パッケージや基板へのワイヤどおしの容量結
合によるものなどが挙げられている。本発明は最後のリ
ードフレームや基板へのワイヤどおしの容量結合による
デジタル回路からアナログ回路へのノイズの飛込みを防
ぐためのものである。
【０００４】従来のノイズ飛込みの防止手段としては、
デジタル端子とアナログ端子を領域別に分離し、両領域
間の中間領域に電源やグランドなどの低インピーダンス
の端子を配置するなどの、いわゆる端子配置決定時の留
意事項によってデジタル端子からアナログ端子へのノイ
ズの飛込みを防止している。しかし、図５の場合にはグ
ランド用リード１４や電源用リード１６を挾む形になっ
ている端子間では相当のノイズ飛込み低減効果が期待で
きるが、グランド用リード１４や電源用リード１６が配
列されている辺と異なる辺に配列されている端子間では
ノイズの飛込みを低減する効果は十分ではない。本発明
はデジタル回路からアナログ回路へのノイズの飛込みを
有効に防いだＩＣ実装体を提供することを目的とするも
のである。
デジタル端子とアナログ端子を領域別に分離し、両領域
間の中間領域に電源やグランドなどの低インピーダンス
の端子を配置するなどの、いわゆる端子配置決定時の留
意事項によってデジタル端子からアナログ端子へのノイ
ズの飛込みを防止している。しかし、図５の場合にはグ
ランド用リード１４や電源用リード１６を挾む形になっ
ている端子間では相当のノイズ飛込み低減効果が期待で
きるが、グランド用リード１４や電源用リード１６が配
列されている辺と異なる辺に配列されている端子間では
ノイズの飛込みを低減する効果は十分ではない。本発明
はデジタル回路からアナログ回路へのノイズの飛込みを
有効に防いだＩＣ実装体を提供することを目的とするも
のである。
【０００５】
【課題を解決するための手段】本発明では、アナログ回
路とデジタル回路が混在するＩＣチップのボンディング
パッドがチップ周辺部でアナログ回路用とデジタル回路
用に領域が分かれて配置されている。第１の態様ではＩ
Ｃチップの中央部にグランド用ボンディングパッドと電
源用ボンディングパッドが配置されており、アナログ回
路用ボンディングパッドとデジタル回路用ボンディング
パッドはそれぞれの隣接リードにワイヤにより接続され
ており、グランド用ボンディングパッドと電源用ボンデ
ィングパッドはアナログ回路用リード領域とデジタル回
路用リード領域の間のリードにワイヤにより接続されて
、グランド用ワイヤと電源用ワイヤによりアナログ用ワ
イヤ領域とデジタル用ワイヤ領域の間を分離している。
路とデジタル回路が混在するＩＣチップのボンディング
パッドがチップ周辺部でアナログ回路用とデジタル回路
用に領域が分かれて配置されている。第１の態様ではＩ
Ｃチップの中央部にグランド用ボンディングパッドと電
源用ボンディングパッドが配置されており、アナログ回
路用ボンディングパッドとデジタル回路用ボンディング
パッドはそれぞれの隣接リードにワイヤにより接続され
ており、グランド用ボンディングパッドと電源用ボンデ
ィングパッドはアナログ回路用リード領域とデジタル回
路用リード領域の間のリードにワイヤにより接続されて
、グランド用ワイヤと電源用ワイヤによりアナログ用ワ
イヤ領域とデジタル用ワイヤ領域の間を分離している。
【０００６】第２の態様では、チップ周辺部でアナログ
用ボンディングパッド領域とデジタル用ボンディングパ
ッド領域の間の中間領域にグランド用ボンディングパッ
ドと電源用ボンディングパッドのうちの少なくとも一方
が配置されており、アナログ回路用ボンディングパッド
とデジタル回路用ボンディングパッドはそれぞれの隣接
リードにワイヤにより接続されており、前記グランド用
ボンディングパッド又は電源用ボンディングパッドがそ
のボンディングパッドがあるチップの辺と異なる辺側の
中間領域に隣接するリードにワイヤにより接続されて、
そのワイヤによりアナログ用ワイヤ領域とデジタル用ワ
イヤ領域の間を分離している。
用ボンディングパッド領域とデジタル用ボンディングパ
ッド領域の間の中間領域にグランド用ボンディングパッ
ドと電源用ボンディングパッドのうちの少なくとも一方
が配置されており、アナログ回路用ボンディングパッド
とデジタル回路用ボンディングパッドはそれぞれの隣接
リードにワイヤにより接続されており、前記グランド用
ボンディングパッド又は電源用ボンディングパッドがそ
のボンディングパッドがあるチップの辺と異なる辺側の
中間領域に隣接するリードにワイヤにより接続されて、
そのワイヤによりアナログ用ワイヤ領域とデジタル用ワ
イヤ領域の間を分離している。
【０００７】第３の態様では、グランド用ボンディング
パッド又は電源用ボンディングパッドがチップ周辺部で
アナログ用ボンディングパッド領域とデジタル用ボンデ
ィングパッド領域の間の２つの中間領域に配置されてお
り、アナログ回路用ボンディングパッドとデジタル回路
用ボンディングパッドはそれぞれの隣接リードにワイヤ
により接続されており、前記２つの中間領域に配置され
たグランド用ボンディングパッド又は電源用ボンディン
グパッド間がワイヤにより接続され、かつリードにもワ
イヤにより接続されているとともに、前記２つの中間領
域に配置されたグランド用ボンディングパッド又は電源
用ボンディングパッド間を結ぶワイヤにより、アナログ
用ワイヤ領域とデジタル用ワイヤ領域の間を分離してい
る。
パッド又は電源用ボンディングパッドがチップ周辺部で
アナログ用ボンディングパッド領域とデジタル用ボンデ
ィングパッド領域の間の２つの中間領域に配置されてお
り、アナログ回路用ボンディングパッドとデジタル回路
用ボンディングパッドはそれぞれの隣接リードにワイヤ
により接続されており、前記２つの中間領域に配置され
たグランド用ボンディングパッド又は電源用ボンディン
グパッド間がワイヤにより接続され、かつリードにもワ
イヤにより接続されているとともに、前記２つの中間領
域に配置されたグランド用ボンディングパッド又は電源
用ボンディングパッド間を結ぶワイヤにより、アナログ
用ワイヤ領域とデジタル用ワイヤ領域の間を分離してい
る。
【０００８】第４の態様では、チップ周辺部でアナログ
用ボンディングパッド領域とデジタル用ボンディングパ
ッド領域の間の中間領域にグランド用ボンディングパッ
ドと電源用ボンディングパッドのうちの少なくとも一方
が配置されており、アナログ回路用ボンディングパッド
とデジタル回路用ボンディングパッドはそれぞれの隣接
リードにワイヤにより接続されており、前記グランド用
ボンディングパッド又は電源用ボンディングパッドは隣
接するリードにワイヤにより接続されているとともに、
そのリードが異なる辺側の中間領域に隣接するリードに
ワイヤにより接続されて、そのリード間を結ぶワイヤに
より、アナログ用ワイヤ領域とデジタル用ワイヤ領域の
間を分離している。
用ボンディングパッド領域とデジタル用ボンディングパ
ッド領域の間の中間領域にグランド用ボンディングパッ
ドと電源用ボンディングパッドのうちの少なくとも一方
が配置されており、アナログ回路用ボンディングパッド
とデジタル回路用ボンディングパッドはそれぞれの隣接
リードにワイヤにより接続されており、前記グランド用
ボンディングパッド又は電源用ボンディングパッドは隣
接するリードにワイヤにより接続されているとともに、
そのリードが異なる辺側の中間領域に隣接するリードに
ワイヤにより接続されて、そのリード間を結ぶワイヤに
より、アナログ用ワイヤ領域とデジタル用ワイヤ領域の
間を分離している。
【０００９】
【実施例】図１は第１の実施例を表わす。アナログ回路
とデジタル回路が混在するＩＣチップ２０Ａには、アナ
ログ用ボンディングパッド２２ａとデジタル用ボンディ
ングパッド２２ｄとが異なる領域に分離されて配列され
ている。ＩＣチップ２０Ａの中央部にはグランド用ボン
ディングパッド２４と電源用ボンディングパッド２６と
が配置されている。２８はリードフレームのリードであ
り、ボンディングパッド２２ａ，２２ｄとリード２８の
間はワイヤ３０により接続されている。リード２８もＩ
Ｃチップ２０Ａのボンディングパッドの配列に対応して
アナログ端子用とデジタル端子用で分離されて配置され
ており、両領域の中間領域にはグランド用リード３２と
電源用リード３４が配置されている。グランド用ボンデ
ィングパッド２４とリード３２の間がワイヤ３６で接続
され、電源用ボンディングパッド２６とリード３４の間
がワイヤ３８で接続されている。低インピーダンスのグ
ランド用ワイヤ３６と低インピーダンスの電源用ワイヤ
３８がアナログ領域とデジタル領域の間を分離しており
、デジタル用ワイヤとアナログ用ワイヤとの間の容量結
合を防いでいる。
とデジタル回路が混在するＩＣチップ２０Ａには、アナ
ログ用ボンディングパッド２２ａとデジタル用ボンディ
ングパッド２２ｄとが異なる領域に分離されて配列され
ている。ＩＣチップ２０Ａの中央部にはグランド用ボン
ディングパッド２４と電源用ボンディングパッド２６と
が配置されている。２８はリードフレームのリードであ
り、ボンディングパッド２２ａ，２２ｄとリード２８の
間はワイヤ３０により接続されている。リード２８もＩ
Ｃチップ２０Ａのボンディングパッドの配列に対応して
アナログ端子用とデジタル端子用で分離されて配置され
ており、両領域の中間領域にはグランド用リード３２と
電源用リード３４が配置されている。グランド用ボンデ
ィングパッド２４とリード３２の間がワイヤ３６で接続
され、電源用ボンディングパッド２６とリード３４の間
がワイヤ３８で接続されている。低インピーダンスのグ
ランド用ワイヤ３６と低インピーダンスの電源用ワイヤ
３８がアナログ領域とデジタル領域の間を分離しており
、デジタル用ワイヤとアナログ用ワイヤとの間の容量結
合を防いでいる。
【００１０】図２は第２の実施例を表わす。図２ではＩ
Ｃチップ２０Ｂのボンディングパッドは、アナログ回路
用２２ａとデジタル回路用２２ｄが異なる領域に分離さ
れて配列されているとともに、両領域間の中間領域の１
つには辺に沿ってグランド用ボンディングパッド２４と
電源用ボンディングパッド２６がともに配置されている
。アナログ回路用ボンディングパッド２２ａとデジタル
回路用ボンディングパッド２２ｄはそれぞれに隣接する
リード２８にワイヤ３０で接続されており、一方、グラ
ンド用ボンディングパッド２４は反対側の辺に隣接する
グランド用リード３２にワイヤ３６により接続されてい
る。電源用ボンディングパッド２６は隣接するリード３
４に接続されている。図２の例では低インピーダンスの
グランド用ワイヤ３６がボンディングパッド２４からそ
のボンディングパッド２４が存在する辺と対向する辺側
のリード３２に接続されることにより、そのワイヤ３６
がアナログ回路領域とデジタル回路領域を分離してノイ
ズの飛込みを防止している。
Ｃチップ２０Ｂのボンディングパッドは、アナログ回路
用２２ａとデジタル回路用２２ｄが異なる領域に分離さ
れて配列されているとともに、両領域間の中間領域の１
つには辺に沿ってグランド用ボンディングパッド２４と
電源用ボンディングパッド２６がともに配置されている
。アナログ回路用ボンディングパッド２２ａとデジタル
回路用ボンディングパッド２２ｄはそれぞれに隣接する
リード２８にワイヤ３０で接続されており、一方、グラ
ンド用ボンディングパッド２４は反対側の辺に隣接する
グランド用リード３２にワイヤ３６により接続されてい
る。電源用ボンディングパッド２６は隣接するリード３
４に接続されている。図２の例では低インピーダンスの
グランド用ワイヤ３６がボンディングパッド２４からそ
のボンディングパッド２４が存在する辺と対向する辺側
のリード３２に接続されることにより、そのワイヤ３６
がアナログ回路領域とデジタル回路領域を分離してノイ
ズの飛込みを防止している。
【００１１】図３は第３の実施例を表わす。図３ではＩ
Ｃチップ２０Ｃでアナログ用ボンディングパッド２２ａ
領域とデジタル用ボンディングパッド２２ｄ領域の間の
一方の中間領域には辺に沿ってグランド用ボンディング
パッド２４が配置され、他方の中間領域には辺に沿って
グランド用ボンディングパッド２４と電源用ボンディン
グパッド２６が配置されている。各ボンディングパッド
は隣接するリードにワイヤにより接続されているが、特
にグランド用ボンディングパッド２４，２４間にはワイ
ヤ４０によるボンディングがなされている。図３では低
インピーダンスのグランド用ワイヤ４０によりアナログ
領域とデジタル領域が分離されてノイズの飛込みが防が
れる。
Ｃチップ２０Ｃでアナログ用ボンディングパッド２２ａ
領域とデジタル用ボンディングパッド２２ｄ領域の間の
一方の中間領域には辺に沿ってグランド用ボンディング
パッド２４が配置され、他方の中間領域には辺に沿って
グランド用ボンディングパッド２４と電源用ボンディン
グパッド２６が配置されている。各ボンディングパッド
は隣接するリードにワイヤにより接続されているが、特
にグランド用ボンディングパッド２４，２４間にはワイ
ヤ４０によるボンディングがなされている。図３では低
インピーダンスのグランド用ワイヤ４０によりアナログ
領域とデジタル領域が分離されてノイズの飛込みが防が
れる。
【００１２】図４は第４の実施例を表わす。図４で、Ｉ
Ｃチップ２０Ｄではアナログ用ボンディングパッド２２
ａとデジタル用ボンディングパッド２２ｄの領域の間の
一方の中間領域には辺に沿ってグランド用ボンディング
パッド２４が配置され、他方の中間領域には辺に沿って
電源用ボンディングパッド２６が配置されている。各ボ
ンディングパッドは隣接するリードにワイヤボンディン
グされているが、特にグランド用リード３２は異なる辺
に隣接するグランド用リード４２をさらに有し、リード
３２と４２の間がワイヤ４４によってボンディングされ
ている。図４では低インピーダンスのグランド用ワイヤ
４４によりアナログ回路とデジタル回路が分離されてお
り、ノイズの飛込みが防止されている。
Ｃチップ２０Ｄではアナログ用ボンディングパッド２２
ａとデジタル用ボンディングパッド２２ｄの領域の間の
一方の中間領域には辺に沿ってグランド用ボンディング
パッド２４が配置され、他方の中間領域には辺に沿って
電源用ボンディングパッド２６が配置されている。各ボ
ンディングパッドは隣接するリードにワイヤボンディン
グされているが、特にグランド用リード３２は異なる辺
に隣接するグランド用リード４２をさらに有し、リード
３２と４２の間がワイヤ４４によってボンディングされ
ている。図４では低インピーダンスのグランド用ワイヤ
４４によりアナログ回路とデジタル回路が分離されてお
り、ノイズの飛込みが防止されている。
【００１３】
【発明の効果】本発明ではいずれもアナログ端子とデジ
タル端子の間を低インピーダンスのグランド用ワイヤ及
び電源用ワイヤ又はその何れかが横切っているため、ア
ナログ端子とデジタル端子間の容量結合が抑えられてい
る。これにより、デジタル回路からアナログ回路へのノ
イズの飛込みが低減され、デジタル回路と高精度なアナ
ログ回路を１チップに混在しても誤動作を防ぐことがで
きる。
タル端子の間を低インピーダンスのグランド用ワイヤ及
び電源用ワイヤ又はその何れかが横切っているため、ア
ナログ端子とデジタル端子間の容量結合が抑えられてい
る。これにより、デジタル回路からアナログ回路へのノ
イズの飛込みが低減され、デジタル回路と高精度なアナ
ログ回路を１チップに混在しても誤動作を防ぐことがで
きる。
【図１】第１の実施例を示す斜視図である。
【図２】第２の実施例を示す斜視図である。
【図３】第３の実施例を示す斜視図である。
【図４】第４の実施例を示す斜視図である。
【図５】従来の実装体を示す斜視図である。
２０Ａ〜２０Ｄ ＩＣチップ２２ａ
アナログ回路用
ボンディングパッド ２２ｄ デジタル
回路用ボンディングパッド ２４ グラン
ド用ボンディングパッド
アナログ回路用
ボンディングパッド ２２ｄ デジタル
回路用ボンディングパッド ２４ グラン
ド用ボンディングパッド
Claims (4)
- 【請求項１】 アナログ回路とデジタル回路が混在す
る半導体集積回路装置チップのボンディングパッドがチ
ップ周辺部でアナログ回路用とデジタル回路用に領域が
分かれて配置され、前記半導体集積回路装置チップの中
央部にはグランド用ボンディングパッドと電源用ボンデ
ィングパッドが配置されており、アナログ回路用ボンデ
ィングパッドとデジタル回路用ボンディングパッドはそ
れぞれの隣接リードにワイヤにより接続されており、前
記グランド用ボンディングパッドと電源用ボンディング
パッドはアナログ回路用リード領域とデジタル回路用リ
ード領域の間のリードにワイヤにより接続されてグラン
ド用ワイヤと電源用ワイヤによりアナログ用ワイヤ領域
とデジタル用ワイヤ領域の間を分離しているアナログ・
デジタル混在集積回路装置実装体。 - 【請求項２】 アナログ回路とデジタル回路が混在す
る半導体集積回路装置チップのボンディングパッドがチ
ップ周辺部でアナログ回路用とデジタル回路用に領域が
分かれて配置され、チップ周辺部でアナログ用ボンディ
ングパッド領域とデジタル用ボンディングパッド領域の
間の中間領域にはグランド用ボンディングパッドと電源
用ボンディングパッドのうちの少なくとも一方が配置さ
れており、アナログ回路用ボンディングパッドとデジタ
ル回路用ボンディングパッドはそれぞれの隣接リードに
ワイヤにより接続されており、前記グランド用ボンディ
ングパッド又は電源用ボンディングパッドがそのボンデ
ィングパッドがあるチップの辺と異なる辺側の中間領域
に隣接するリードにワイヤにより接続されてそのワイヤ
によりアナログ用ワイヤ領域とデジタル用ワイヤ領域の
間を分離しているアナログ・デジタル混在集積回路装置
実装体。 - 【請求項３】 アナログ回路とデジタル回路が混在す
る半導体集積回路装置チップのボンディングパッドがチ
ップ周辺部でアナログ回路用とデジタル回路用に領域が
分かれて配置され、グランド用ボンディングパッド又は
電源用ボンディングパッドがチップ周辺部でアナログ用
ボンディングパッド領域とデジタル用ボンディングパッ
ド領域の間の２つの中間領域に配置されており、アナロ
グ回路用ボンディングパッドとデジタル回路用ボンディ
ングパッドはそれぞれの隣接リードにワイヤにより接続
されており、前記２つの中間領域に配置されたグランド
用ボンディングパッド又は電源用ボンディングパッド間
がワイヤにより接続され、かつリードにもワイヤにより
接続されているとともに、前記２つの中間領域に配置さ
れたグランド用ボンディングパッド又は電源用ボンディ
ングパッド間を結ぶワイヤによりアナログ用ワイヤ領域
とデジタル用ワイヤ領域の間を分離しているアナログ・
デジタル混在集積回路装置実装体。 - 【請求項４】 アナログ回路とデジタル回路が混在す
る半導体集積回路装置チップのボンディングパッドがチ
ップ周辺部でアナログ回路用とデジタル回路用に領域が
分かれて配置され、チップ周辺部でアナログ用ボンディ
ングパッド領域とデジタル用ボンディングパッド領域の
間の中間領域にはグランド用ボンディングパッドと電源
用ボンディングパッドのうちの少なくとも一方が配置さ
れており、アナログ回路用ボンディングパッドとデジタ
ル回路用ボンディングパッドはそれぞれの隣接リードに
ワイヤにより接続されており、前記グランド用ボンディ
ングパッド又は電源用ボンディングパッドは隣接するリ
ードにワイヤにより接続されているとともに、そのリー
ドが異なる辺側の中間領域に隣接するリードにワイヤに
より接続されて、そのリード間を結ぶワイヤによりアナ
ログ用ワイヤ領域とデジタル用ワイヤ領域の間を分離し
ているアナログ・デジタル混在集積回路装置実装体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3152587A JPH04349640A (ja) | 1991-05-27 | 1991-05-27 | アナログ・デジタル混在集積回路装置実装体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3152587A JPH04349640A (ja) | 1991-05-27 | 1991-05-27 | アナログ・デジタル混在集積回路装置実装体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04349640A true JPH04349640A (ja) | 1992-12-04 |
Family
ID=15543719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3152587A Pending JPH04349640A (ja) | 1991-05-27 | 1991-05-27 | アナログ・デジタル混在集積回路装置実装体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04349640A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6037669A (en) * | 1994-04-07 | 2000-03-14 | Vlsi Technology, Inc. | Staggered pad array |
| US7709899B2 (en) | 2004-03-31 | 2010-05-04 | Ricoh Company, Ltd. | Semiconductor apparatus |
| JP2010181313A (ja) * | 2009-02-06 | 2010-08-19 | Panasonic Corp | 角速度センサ |
| US8365122B2 (en) | 2007-04-30 | 2013-01-29 | Innovations Holdings, L.L.C. | Method and apparatus for configurable systems |
| JP2016085176A (ja) * | 2014-10-28 | 2016-05-19 | セイコーエプソン株式会社 | 物理量センサー、電子機器および移動体 |
| JP2017123631A (ja) * | 2016-01-06 | 2017-07-13 | セイコーエプソン株式会社 | 回路装置、発振器、電子機器及び移動体 |
-
1991
- 1991-05-27 JP JP3152587A patent/JPH04349640A/ja active Pending
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