JPH04368154A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04368154A JPH04368154A JP3170582A JP17058291A JPH04368154A JP H04368154 A JPH04368154 A JP H04368154A JP 3170582 A JP3170582 A JP 3170582A JP 17058291 A JP17058291 A JP 17058291A JP H04368154 A JPH04368154 A JP H04368154A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Photo Coupler, Interrupter, Optical-To-Optical Conversion Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、特に耐ノ
イズ性を高めたり回路構成の一部を変更したりすること
のできる半導体装置に関する。
イズ性を高めたり回路構成の一部を変更したりすること
のできる半導体装置に関する。
【０００２】
【従来の技術】樹脂封止型半導体装置は、一般にリード
フレームのダイパッド上に半導体素子をチップボンディ
ングし、該半導体素子の各電極と、それと対応する、リ
ードフレームのインナーリード部との間をワイヤボンデ
ィングし、樹脂封止し、リードフレームの不要部分を除
去してなる。
フレームのダイパッド上に半導体素子をチップボンディ
ングし、該半導体素子の各電極と、それと対応する、リ
ードフレームのインナーリード部との間をワイヤボンデ
ィングし、樹脂封止し、リードフレームの不要部分を除
去してなる。
【０００３】
【発明が解決しようとする課題】ところで、樹脂封止型
半導体装置においては半導体素子の高集積化、多層配線
化、回路の高速化、多端子化、大チップ化、低電源電圧
化が著しい。そして、入出信号が同時に複数の端子にお
いてオン／オフ（レベルアップ／レベルダウン）したと
き、電源電圧のバウンスからノイズが生じ、このノイズ
により回路に誤動作が生じるという虞れがあった。そこ
で、電源電極（例えばＶｄｄ電極）、グランド電極（例
えばＶｓｓ電極）の数を多くすることが考えられる。な
ぜならば、電源電圧の電源（例えばＶｄｄ）電位、グラ
ンド電位（例えばＶｓｓ電位）が複数対の電極を通して
パラレルに伝達されるから電源電圧供給経路の抵抗（イ
ンピーダンス）が小さくなり、電源電圧のバウンス及び
電源電圧レベル、グランドレベルの変動を低減できるか
らである。しかしながら、従来の樹脂封止型半導体装置
によれば、電源電極、グランド電極を増やすとそれに応
じて電源電極、グランド電極とワイヤを介して接続され
る外部端子となるリードの数も増やさなければならなく
なる。これは樹脂封止型半導体装置の小型化、高集積化
を阻む要因となり、好ましくない。しかも、かかる多端
子化は必然的にワイヤ長を長くする傾向ももたらし、高
速性が犠牲になりがちになるという問題もある。
半導体装置においては半導体素子の高集積化、多層配線
化、回路の高速化、多端子化、大チップ化、低電源電圧
化が著しい。そして、入出信号が同時に複数の端子にお
いてオン／オフ（レベルアップ／レベルダウン）したと
き、電源電圧のバウンスからノイズが生じ、このノイズ
により回路に誤動作が生じるという虞れがあった。そこ
で、電源電極（例えばＶｄｄ電極）、グランド電極（例
えばＶｓｓ電極）の数を多くすることが考えられる。な
ぜならば、電源電圧の電源（例えばＶｄｄ）電位、グラ
ンド電位（例えばＶｓｓ電位）が複数対の電極を通して
パラレルに伝達されるから電源電圧供給経路の抵抗（イ
ンピーダンス）が小さくなり、電源電圧のバウンス及び
電源電圧レベル、グランドレベルの変動を低減できるか
らである。しかしながら、従来の樹脂封止型半導体装置
によれば、電源電極、グランド電極を増やすとそれに応
じて電源電極、グランド電極とワイヤを介して接続され
る外部端子となるリードの数も増やさなければならなく
なる。これは樹脂封止型半導体装置の小型化、高集積化
を阻む要因となり、好ましくない。しかも、かかる多端
子化は必然的にワイヤ長を長くする傾向ももたらし、高
速性が犠牲になりがちになるという問題もある。
【０００４】また、従来の半導体装置においては、半導
体装置の回路構成は半導体素子の回路構成によって決ま
り、回路の一部を変更する場合には全く別の半導体素子
を設計し直して製造する必要があり、回路の一部変更が
難しかった。更にまた、従来の半導体装置においては、
樹脂パッケージの薄型化に伴って外部からの光が半導体
素子の表面部に入射し、寄生フォトトランジスタ、寄生
ダイオードに光電流が流れてリーク電流が大きくなると
いう問題もあった。即ち、耐光性が悪いという問題もあ
ったのである。
体装置の回路構成は半導体素子の回路構成によって決ま
り、回路の一部を変更する場合には全く別の半導体素子
を設計し直して製造する必要があり、回路の一部変更が
難しかった。更にまた、従来の半導体装置においては、
樹脂パッケージの薄型化に伴って外部からの光が半導体
素子の表面部に入射し、寄生フォトトランジスタ、寄生
ダイオードに光電流が流れてリーク電流が大きくなると
いう問題もあった。即ち、耐光性が悪いという問題もあ
ったのである。
【０００５】本発明はこのような問題点を解決すべく為
されたものであり、耐ノイズ性を多端子化を伴うことな
く高め、回路構成の一部変更を容易にし、耐光性を高め
ることを目的とする。
されたものであり、耐ノイズ性を多端子化を伴うことな
く高め、回路構成の一部変更を容易にし、耐光性を高め
ることを目的とする。
【０００６】
【課題を解決するための手段】本発明半導体装置は、半
導体素子の表面に回路基板を配置し、半導体素子の一部
の電極を回路基板の配線膜に接続し、半導体素子の残り
の電極を外部リードに接続してなることを特徴とする。
導体素子の表面に回路基板を配置し、半導体素子の一部
の電極を回路基板の配線膜に接続し、半導体素子の残り
の電極を外部リードに接続してなることを特徴とする。
【０００７】
【実施例】以下、本発明半導体装置を図示実施例に従っ
て詳細に説明する。図１（Ａ）、（Ｂ）は本発明半導体
装置の一つの実施例を示すもので、（Ａ）は断面図、（
Ｂ）は要部を拡大して示す封止前の状態の斜視図であり
、図２はＴＡＢテープへの半導体素子の接続後の状態を
示す斜視図である。図面において、１は半導体素子、２
、２、…は該半導体素子１の表面に配置された電極であ
り、そのうち２ｓ、２ｓ、…は接地用電極（ＶＳＳ電極
）であり、２ｄ、２ｄ、…は電源供給用電極（Ｖｄｄ電
極）である。尚、接地用電極（ＶＳＳ電極）２ｓ、２ｓ
、…及び電源供給用（Ｖｄｄ電極）２ｄ、２ｄ、…は共
に複数個ずつあるが、図１には１個ずつしか現われない
。
て詳細に説明する。図１（Ａ）、（Ｂ）は本発明半導体
装置の一つの実施例を示すもので、（Ａ）は断面図、（
Ｂ）は要部を拡大して示す封止前の状態の斜視図であり
、図２はＴＡＢテープへの半導体素子の接続後の状態を
示す斜視図である。図面において、１は半導体素子、２
、２、…は該半導体素子１の表面に配置された電極であ
り、そのうち２ｓ、２ｓ、…は接地用電極（ＶＳＳ電極
）であり、２ｄ、２ｄ、…は電源供給用電極（Ｖｄｄ電
極）である。尚、接地用電極（ＶＳＳ電極）２ｓ、２ｓ
、…及び電源供給用（Ｖｄｄ電極）２ｄ、２ｄ、…は共
に複数個ずつあるが、図１には１個ずつしか現われない
。
【０００８】３は回路基板であり、ベース４の両面に配
線膜５、６ａ、６ｂが形成されている。即ち、本回路基
板３は二層の回路基板である。配線膜５はベース４の裏
面に形成され、接地用電源プレーンを成している。配線
膜６、６ａ、６ｂ、６ｂ、…はベース４の表面に形成さ
れ、配線膜６は電源供給用電源プレーンを成し、配線膜
６ａ、６ａ、…は電源供給用電源プレーンと一体の接続
部を成している。
線膜５、６ａ、６ｂが形成されている。即ち、本回路基
板３は二層の回路基板である。配線膜５はベース４の裏
面に形成され、接地用電源プレーンを成している。配線
膜６、６ａ、６ｂ、６ｂ、…はベース４の表面に形成さ
れ、配線膜６は電源供給用電源プレーンを成し、配線膜
６ａ、６ａ、…は電源供給用電源プレーンと一体の接続
部を成している。
【０００９】それに対して配線膜（接続部）６ｂ、６ｂ
、…は電源供給用電源プレーン６と別体の接合部を成し
ており、それぞれスルーホール７を通して接地用電源プ
レーンを成す配線膜５に接続されている。尚、接合部６
ａ、６ｂは共に複数個あるが図１には１個ずつ現われて
いる。該回路基板３は半導体素子１の表面上に例えばポ
リイミドからなる樹脂８を介して配置されている。９は
該樹脂８と回路基板３との間を接着する接着剤である。
、…は電源供給用電源プレーン６と別体の接合部を成し
ており、それぞれスルーホール７を通して接地用電源プ
レーンを成す配線膜５に接続されている。尚、接合部６
ａ、６ｂは共に複数個あるが図１には１個ずつ現われて
いる。該回路基板３は半導体素子１の表面上に例えばポ
リイミドからなる樹脂８を介して配置されている。９は
該樹脂８と回路基板３との間を接着する接着剤である。
【００１０】１０はＴＡＢテープであり、例えばポリイ
ミドからなる矩形のベース１１上にリード１２、１２、
…が上から見て外側から内側へよぎるように配設されて
おり、そのインナーリード部分、即ち、ベース１１より
も内側の部分の先端は例えば金からなるバンプ１３を介
して半導体素子１表面の電極２、２、…に接続されてい
る。尚、１２ｄ、１２ｄ，…は電源供給用リード、１２
ｓ、１２ｓ、…は接地用リードである。また、リード１
２、１２、…のアウターリード部分、即ち、ベース１１
よりも外側の部分の先端はリードフレームによるリード
１４、１４、…の内端部に接続されている。
ミドからなる矩形のベース１１上にリード１２、１２、
…が上から見て外側から内側へよぎるように配設されて
おり、そのインナーリード部分、即ち、ベース１１より
も内側の部分の先端は例えば金からなるバンプ１３を介
して半導体素子１表面の電極２、２、…に接続されてい
る。尚、１２ｄ、１２ｄ，…は電源供給用リード、１２
ｓ、１２ｓ、…は接地用リードである。また、リード１
２、１２、…のアウターリード部分、即ち、ベース１１
よりも外側の部分の先端はリードフレームによるリード
１４、１４、…の内端部に接続されている。
【００１１】１５は封止樹脂である。１６、１６、…は
電源供給用電極２ｄ、２ｄ、…、接地用電極２ｓ、２ｓ
、…とその隣りの電極２、２、…との間を接続する配線
膜で、例えばアルミニウムからなる。そして、電源供給
用リード１２ｄ、１２ｄ、…、接地用リード１２ｓ、１
２ｓ、…に外部から与えられた電源電位（Ｖｄｄ）、接
地電位（ＶＳＳ）はバンプ１３、配線膜１６、ワイヤ１
７及び回路基板の接合部６ａ、６ｂを介して電源供給用
電源プレーン６、接地用電源プレーン５に与えられる。 そして、電源供給用電源プレーン６、接地用電源プレー
ン５に与えられた電源電位、接地電位は接合部６ａ、６
ａ、…、６ｂ、６ｂ、…を介して各電源電位電極２ｄ、
２ｄ、…、接地電位電極２ｓ、２ｓ、…にワイヤ１７に
より分配されるようになっている。
電源供給用電極２ｄ、２ｄ、…、接地用電極２ｓ、２ｓ
、…とその隣りの電極２、２、…との間を接続する配線
膜で、例えばアルミニウムからなる。そして、電源供給
用リード１２ｄ、１２ｄ、…、接地用リード１２ｓ、１
２ｓ、…に外部から与えられた電源電位（Ｖｄｄ）、接
地電位（ＶＳＳ）はバンプ１３、配線膜１６、ワイヤ１
７及び回路基板の接合部６ａ、６ｂを介して電源供給用
電源プレーン６、接地用電源プレーン５に与えられる。 そして、電源供給用電源プレーン６、接地用電源プレー
ン５に与えられた電源電位、接地電位は接合部６ａ、６
ａ、…、６ｂ、６ｂ、…を介して各電源電位電極２ｄ、
２ｄ、…、接地電位電極２ｓ、２ｓ、…にワイヤ１７に
より分配されるようになっている。
【００１２】このような半導体装置によれば、一対の外
部リード１４に与えられた電源電圧を、一旦、回路基板
３の電源供給用電源プレーン６、接地用電源プレーン５
に印加し、該電源供給用電源プレーン６、接地用電源プ
レーン４から半導体素子１の多数対の２ｄ、２ｓ、２ｄ
、２ｓ、…にパラレルに印加するようにできる。従って
、半導体素子１の電源電極の対２ｄ・２ｓの数を多くす
ることにより電源電圧をパラレルに半導体素子内に供給
するようにして電源電圧供給経路のインピーダンスを小
さくすることができ、延いては耐ノイズ性を高めること
ができる。即ち、入出力信号が同時に複数端子でオン、
オフしたときの電源電圧のバウンスにより発生するノイ
ズの低減を図ることができ、延いては誤動作を防止する
ことができる。
部リード１４に与えられた電源電圧を、一旦、回路基板
３の電源供給用電源プレーン６、接地用電源プレーン５
に印加し、該電源供給用電源プレーン６、接地用電源プ
レーン４から半導体素子１の多数対の２ｄ、２ｓ、２ｄ
、２ｓ、…にパラレルに印加するようにできる。従って
、半導体素子１の電源電極の対２ｄ・２ｓの数を多くす
ることにより電源電圧をパラレルに半導体素子内に供給
するようにして電源電圧供給経路のインピーダンスを小
さくすることができ、延いては耐ノイズ性を高めること
ができる。即ち、入出力信号が同時に複数端子でオン、
オフしたときの電源電圧のバウンスにより発生するノイ
ズの低減を図ることができ、延いては誤動作を防止する
ことができる。
【００１３】また、回路基板３が半導体素子１上に配置
されているので外部からの光が半導体素子１の表面部に
入射しようとするのを回路基板３によって阻むことがで
き、延いては半導体素子表面部に寄生するフォトトラン
ジスタあるいはフォトダイオードに光電流が流れること
を防止することができる。即ち、耐光性を高めることが
できる。
されているので外部からの光が半導体素子１の表面部に
入射しようとするのを回路基板３によって阻むことがで
き、延いては半導体素子表面部に寄生するフォトトラン
ジスタあるいはフォトダイオードに光電流が流れること
を防止することができる。即ち、耐光性を高めることが
できる。
【００１４】図３は図１に示す半導体装置の変形例を示
すものである。本半導体装置は、図１に示す半導体装置
がダイパッドレス型であるのに対して、ダイパッドを有
する点で図１に示す半導体装置と異なっている。しかし
、それ以外の点では共通している。即ち、図１に示す半
導体装置においては、ＴＡＢテープ１０のリード１２、
１２、…のアウターリード部分をリードフレームのリー
ド１４、１４、…に接続し、その後、ワイヤボンディン
グ、樹脂封止及びリードフレームの不要部分除去を行っ
ており、ダイパッドを必要とすることなく製造できる。
すものである。本半導体装置は、図１に示す半導体装置
がダイパッドレス型であるのに対して、ダイパッドを有
する点で図１に示す半導体装置と異なっている。しかし
、それ以外の点では共通している。即ち、図１に示す半
導体装置においては、ＴＡＢテープ１０のリード１２、
１２、…のアウターリード部分をリードフレームのリー
ド１４、１４、…に接続し、その後、ワイヤボンディン
グ、樹脂封止及びリードフレームの不要部分除去を行っ
ており、ダイパッドを必要とすることなく製造できる。
【００１５】それに対して、図３に示す半導体装置はダ
イパッドのあるリードフレームを用い、そのダイパッド
上に、ＴＡＢテープ接続及びリード１２、１２、…の不
要部分のカットによる除去が済んだ状態の半導体素子１
をボンディングし、リード１２、１２、…のアウターリ
ード部分先端をリードフレームのリード１４、１４、…
のインナーリード部分に接続し、その後、樹脂封止、リ
ードフレームの不要部分のカットによる除去を行うもの
である。尚、ダイパッドレスの方がダイパッドレスより
も若干工程が複雑で、クラック発生率、即ち半田リフロ
ー時に樹脂中の水分が蒸発してクラックが生じる確率が
若干高い。
イパッドのあるリードフレームを用い、そのダイパッド
上に、ＴＡＢテープ接続及びリード１２、１２、…の不
要部分のカットによる除去が済んだ状態の半導体素子１
をボンディングし、リード１２、１２、…のアウターリ
ード部分先端をリードフレームのリード１４、１４、…
のインナーリード部分に接続し、その後、樹脂封止、リ
ードフレームの不要部分のカットによる除去を行うもの
である。尚、ダイパッドレスの方がダイパッドレスより
も若干工程が複雑で、クラック発生率、即ち半田リフロ
ー時に樹脂中の水分が蒸発してクラックが生じる確率が
若干高い。
【００１６】図４（Ａ）、（Ｂ）は本発明半導体装置の
他の実施例を示すもので、（Ａ）は樹脂封止前における
状態の要部を示す斜視図、（Ｂ）は回路基板の拡大断面
図である。本実施例は回路基板３として四層回路基板を
用い、該四層回路基板３に単に電源供給用電源プレーン
６、接地用電源プレーン５を設けて耐ノイズ性を高める
だけでなく、信号線も設けることにより、同じ回路構成
の半導体素子１を用いながら回路基板３によって半導体
装置としての回路構成を部分的に変化させることができ
るようにしたものである。
他の実施例を示すもので、（Ａ）は樹脂封止前における
状態の要部を示す斜視図、（Ｂ）は回路基板の拡大断面
図である。本実施例は回路基板３として四層回路基板を
用い、該四層回路基板３に単に電源供給用電源プレーン
６、接地用電源プレーン５を設けて耐ノイズ性を高める
だけでなく、信号線も設けることにより、同じ回路構成
の半導体素子１を用いながら回路基板３によって半導体
装置としての回路構成を部分的に変化させることができ
るようにしたものである。
【００１７】具体的には、該回路基板３は、最上層とし
て半導体素子１の電極２とのワイヤ１７を介して接続す
るための接続用配線膜１９、１９、…及び信号用配線２
０を形成し、第２層目として電源供給用電源プレーン６
を形成し、第３層目として接地用電源プレーン５を形成
し、最下層として信号用配線２０を形成したものである
。尚、該回路基板３は四層なので、スルーホール７及び
最下層の配線膜を利用することにより互いに離間した最
上層の配線膜どうしを電気的に接続することも可能であ
り、回路設計の自由度を高めることができる。尚、電源
プレーンの数を３個にすることにより、マルチ電源対応
の半導体装置を構成することもできる。
て半導体素子１の電極２とのワイヤ１７を介して接続す
るための接続用配線膜１９、１９、…及び信号用配線２
０を形成し、第２層目として電源供給用電源プレーン６
を形成し、第３層目として接地用電源プレーン５を形成
し、最下層として信号用配線２０を形成したものである
。尚、該回路基板３は四層なので、スルーホール７及び
最下層の配線膜を利用することにより互いに離間した最
上層の配線膜どうしを電気的に接続することも可能であ
り、回路設計の自由度を高めることができる。尚、電源
プレーンの数を３個にすることにより、マルチ電源対応
の半導体装置を構成することもできる。
【００１８】図５（Ａ）、（Ｂ）は本発明半導体装置の
更に他の実施例を示すもので、（Ａ）はＴＡＢテープに
半導体素子が接続された状態の斜視図、（Ｂ）は断面図
である。本実施例は半導体素子１として周縁部だけでな
く中央部にも電極２、２、…を設けたものを用い、そし
て、回路基板３として半導体素子１中央部の電極２、２
、…を逃げる逃げ孔２１を設けたものを用いたものであ
る。この逃げ孔２１はワイヤボンダの先端部の入る大き
さがあればワイヤボンディングが支障なく行える。本実
施例によれば、半導体素子１の中央部にも電極２、２、
…を設けるので、半導体素子１中央部にも電源電圧を供
給でき、半導体素子設計の自由度が増す。尚、半導体素
子１の中央部に設けた電極２、２、…はワイヤ１７、１
７、…を介して回路基板３表面の接続部に接続されてい
る。
更に他の実施例を示すもので、（Ａ）はＴＡＢテープに
半導体素子が接続された状態の斜視図、（Ｂ）は断面図
である。本実施例は半導体素子１として周縁部だけでな
く中央部にも電極２、２、…を設けたものを用い、そし
て、回路基板３として半導体素子１中央部の電極２、２
、…を逃げる逃げ孔２１を設けたものを用いたものであ
る。この逃げ孔２１はワイヤボンダの先端部の入る大き
さがあればワイヤボンディングが支障なく行える。本実
施例によれば、半導体素子１の中央部にも電極２、２、
…を設けるので、半導体素子１中央部にも電源電圧を供
給でき、半導体素子設計の自由度が増す。尚、半導体素
子１の中央部に設けた電極２、２、…はワイヤ１７、１
７、…を介して回路基板３表面の接続部に接続されてい
る。
【００１９】
【発明の効果】本発明半導体装置は、半導体素子の表面
に回路基板が配置され、該半導体素子の一部の電極と上
記回路基板の配線膜との間が電気的に接続され、上記半
導体素子の残りの電極と外部リードとが電気的に接続さ
れたことを特徴とするものである。従って、本発明半導
体装置によれば、外部リードから受けた電源電圧を電源
供給用電源プレーン、接地用電源プレーンに印加し、そ
して、電源供給用電源プレーン、接地用電源プレーンか
ら半導体素子の複数対の電源電極にパラレルに印加する
ことができるので、外部リードを増すことなく電源電圧
供給経路のインピーダンスを低くし、延いては信号のオ
ン、オフによる電源電圧レベル、接地電位レベルの変動
を防止することができ、耐ノイズ性が向上する。また、
回路基板に信号の通る配線を設けることにより、回路基
板により半導体素子の回路構成を部分的に変更すること
ができ、半導体素子の変更を伴うことなく半導体装置の
回路変更ができ、汎用性が高まる。
に回路基板が配置され、該半導体素子の一部の電極と上
記回路基板の配線膜との間が電気的に接続され、上記半
導体素子の残りの電極と外部リードとが電気的に接続さ
れたことを特徴とするものである。従って、本発明半導
体装置によれば、外部リードから受けた電源電圧を電源
供給用電源プレーン、接地用電源プレーンに印加し、そ
して、電源供給用電源プレーン、接地用電源プレーンか
ら半導体素子の複数対の電源電極にパラレルに印加する
ことができるので、外部リードを増すことなく電源電圧
供給経路のインピーダンスを低くし、延いては信号のオ
ン、オフによる電源電圧レベル、接地電位レベルの変動
を防止することができ、耐ノイズ性が向上する。また、
回路基板に信号の通る配線を設けることにより、回路基
板により半導体素子の回路構成を部分的に変更すること
ができ、半導体素子の変更を伴うことなく半導体装置の
回路変更ができ、汎用性が高まる。
【図１】（Ａ）、（Ｂ）は本発明半導体装置の一つの実
施例を示すもので、（Ａ）は断面図、（Ｂ）は樹脂封止
前における状態の要部を示す拡大斜視図である。
施例を示すもので、（Ａ）は断面図、（Ｂ）は樹脂封止
前における状態の要部を示す拡大斜視図である。
【図２】図１に示す実施例のＴＡＢテープに半導体素子
が接続された状態を示す斜視図である。
が接続された状態を示す斜視図である。
【図３】図１に示す半導体装置のダイパッドを有する変
形例の断面図である。
形例の断面図である。
【図４】（Ａ）、（Ｂ）は本発明半導体装置の他の実施
例を示すもので、（Ａ）は樹脂封止前における状態の要
部を示す斜視図、（Ｂ）は回路基板の拡大断面図である
。
例を示すもので、（Ａ）は樹脂封止前における状態の要
部を示す斜視図、（Ｂ）は回路基板の拡大断面図である
。
【図５】（Ａ）、（Ｂ）は本発明半導体装置の更に他の
実施例を示すもので、（Ａ）はＴＡＢテープに半導体素
子を接続した状態の斜視図、（Ｂ）は断面図である。
実施例を示すもので、（Ａ）はＴＡＢテープに半導体素
子を接続した状態の斜視図、（Ｂ）は断面図である。
１ 半導体素子
３ 回路基板
５ 接地用電源プレーン
６ 電源供給用電源プレーン
７ スルーホール
１０ ＴＡＢテープ
１２ ＴＡＢリード
１４ リード（リードフレーム）
１５ 樹脂
１７ ワイヤ
Claims (1)
- 【請求項１】 半導体素子の表面に回路基板が配置さ
れ、上記半導体素子の一部の電極と上記回路基板の配線
膜との間が電気的に接続され、上記半導体素子の残りの
電極と外部リードとが電気的に接続されたことを特徴と
する半導体装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3170582A JPH04368154A (ja) | 1991-06-15 | 1991-06-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3170582A JPH04368154A (ja) | 1991-06-15 | 1991-06-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04368154A true JPH04368154A (ja) | 1992-12-21 |
Family
ID=15907510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3170582A Pending JPH04368154A (ja) | 1991-06-15 | 1991-06-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04368154A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5973388A (en) * | 1998-01-26 | 1999-10-26 | Motorola, Inc. | Leadframe, method of manufacturing a leadframe, and method of packaging an electronic component utilizing the leadframe |
| US6395578B1 (en) | 1999-05-20 | 2002-05-28 | Amkor Technology, Inc. | Semiconductor package and method for fabricating the same |
| US6414396B1 (en) | 2000-01-24 | 2002-07-02 | Amkor Technology, Inc. | Package for stacked integrated circuits |
| US6452278B1 (en) | 2000-06-30 | 2002-09-17 | Amkor Technology, Inc. | Low profile package for plural semiconductor dies |
| US6552416B1 (en) | 2000-09-08 | 2003-04-22 | Amkor Technology, Inc. | Multiple die lead frame package with enhanced die-to-die interconnect routing using internal lead trace wiring |
| US6642610B2 (en) | 1999-12-20 | 2003-11-04 | Amkor Technology, Inc. | Wire bonding method and semiconductor package manufactured using the same |
| USRE40112E1 (en) * | 1999-05-20 | 2008-02-26 | Amkor Technology, Inc. | Semiconductor package and method for fabricating the same |
| US9768124B2 (en) | 2007-02-21 | 2017-09-19 | Amkor Technology, Inc. | Semiconductor package in package |
-
1991
- 1991-06-15 JP JP3170582A patent/JPH04368154A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5973388A (en) * | 1998-01-26 | 1999-10-26 | Motorola, Inc. | Leadframe, method of manufacturing a leadframe, and method of packaging an electronic component utilizing the leadframe |
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| US6762078B2 (en) | 1999-05-20 | 2004-07-13 | Amkor Technology, Inc. | Semiconductor package having semiconductor chip within central aperture of substrate |
| US7061120B2 (en) | 1999-05-20 | 2006-06-13 | Amkor Technology, Inc. | Stackable semiconductor package having semiconductor chip within central through hole of substrate |
| USRE40112E1 (en) * | 1999-05-20 | 2008-02-26 | Amkor Technology, Inc. | Semiconductor package and method for fabricating the same |
| US6642610B2 (en) | 1999-12-20 | 2003-11-04 | Amkor Technology, Inc. | Wire bonding method and semiconductor package manufactured using the same |
| US6803254B2 (en) | 1999-12-20 | 2004-10-12 | Amkor Technology, Inc. | Wire bonding method for a semiconductor package |
| US6414396B1 (en) | 2000-01-24 | 2002-07-02 | Amkor Technology, Inc. | Package for stacked integrated circuits |
| US6452278B1 (en) | 2000-06-30 | 2002-09-17 | Amkor Technology, Inc. | Low profile package for plural semiconductor dies |
| US6552416B1 (en) | 2000-09-08 | 2003-04-22 | Amkor Technology, Inc. | Multiple die lead frame package with enhanced die-to-die interconnect routing using internal lead trace wiring |
| US9768124B2 (en) | 2007-02-21 | 2017-09-19 | Amkor Technology, Inc. | Semiconductor package in package |
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