JPH04351114A - 高耐圧入出力ポート - Google Patents
高耐圧入出力ポートInfo
- Publication number
- JPH04351114A JPH04351114A JP12425191A JP12425191A JPH04351114A JP H04351114 A JPH04351114 A JP H04351114A JP 12425191 A JP12425191 A JP 12425191A JP 12425191 A JP12425191 A JP 12425191A JP H04351114 A JPH04351114 A JP H04351114A
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- JP
- Japan
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- input
- terminal
- mos transistor
- high voltage
- channel mos
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- Pending
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- CNQCVBJFEGMYDW-UHFFFAOYSA-N lawrencium atom Chemical compound [Lr] CNQCVBJFEGMYDW-UHFFFAOYSA-N 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、入出力ポートに関し、
特に高耐圧の入出力ポートに関する。
特に高耐圧の入出力ポートに関する。
【０００２】
【従来の技術】従来の高耐圧入出力ポートの一例を図２
に示す。
に示す。
【０００３】この高耐圧入出力ポートは、蛍光表示管を
駆動するのに良く用いられる。蛍光表示管を実際に駆動
する場合には高耐圧Ｐ−ｃｈＭＯＳトランジスタ２０１
をＰ−ｃｈオープンドレイン出力とした端子２０６と、
例えば−３０（Ｖ）の電源との間に外付抵抗Ｒを接続し
て端子２０６から蛍光表示管のセグメントあるいはグリ
ッドを駆動する。この時、端子２０６には制御信号ＯＥ
の状態により、電源電圧ＶＤＤが例えば５（Ｖ）であれ
ば制御信号ＯＥ＝０（Ｖ）のときには電源電圧ＶＤＤ＝
５（Ｖ）から高耐圧Ｐ−ｃｈＭＯＳトランジスタ２０１
での電圧降下分を差し引いた電圧値（例えば約３（Ｖ）
ぐらい）が出力され、また制御信号ＯＥ＝５（Ｖ）のと
きには高耐圧Ｐ−ｃｈＭＯＳトランジスタがオフしてい
る為端子２０６に接続されている外付抵抗Ｒを介して−
３０（Ｖ）が出力される。
駆動するのに良く用いられる。蛍光表示管を実際に駆動
する場合には高耐圧Ｐ−ｃｈＭＯＳトランジスタ２０１
をＰ−ｃｈオープンドレイン出力とした端子２０６と、
例えば−３０（Ｖ）の電源との間に外付抵抗Ｒを接続し
て端子２０６から蛍光表示管のセグメントあるいはグリ
ッドを駆動する。この時、端子２０６には制御信号ＯＥ
の状態により、電源電圧ＶＤＤが例えば５（Ｖ）であれ
ば制御信号ＯＥ＝０（Ｖ）のときには電源電圧ＶＤＤ＝
５（Ｖ）から高耐圧Ｐ−ｃｈＭＯＳトランジスタ２０１
での電圧降下分を差し引いた電圧値（例えば約３（Ｖ）
ぐらい）が出力され、また制御信号ＯＥ＝５（Ｖ）のと
きには高耐圧Ｐ−ｃｈＭＯＳトランジスタがオフしてい
る為端子２０６に接続されている外付抵抗Ｒを介して−
３０（Ｖ）が出力される。
【０００４】高耐圧Ｐ−ｃｈＭＯＳトランジスタ２０２
は、端子２０６に入力ポートとしての機能を兼用させ様
とした時、入力バッファとしてのインバータ２０４のゲ
ート入力に直接高電圧が印加されるのを防ぐ役割を果た
す。高耐圧Ｐ−ｃｈＭＯＳトランジスタ２０２のゲート
は常に接地電位にあるので、端子２０６が−３０（Ｖ）
から高耐圧Ｐ−ｃｈＭＯＳトランジスタ２０２のしきい
値電圧の大きさ｜ＶＴＰ｜以下の電圧が印加された場合
には高耐圧Ｐ−ｃｈＭＯＳトランジスタ２０２は非導通
のままである。一方、Ｎ−ｃｈＭＯＳトランジスタ２０
３は、高耐圧Ｐ−ｃｈＭＯＳトランジスタ２０２が非導
通の場合インバータ２０４の入力がフローティング状態
になるのを防ぐためのもので、常に導通状態に設定して
ある。
は、端子２０６に入力ポートとしての機能を兼用させ様
とした時、入力バッファとしてのインバータ２０４のゲ
ート入力に直接高電圧が印加されるのを防ぐ役割を果た
す。高耐圧Ｐ−ｃｈＭＯＳトランジスタ２０２のゲート
は常に接地電位にあるので、端子２０６が−３０（Ｖ）
から高耐圧Ｐ−ｃｈＭＯＳトランジスタ２０２のしきい
値電圧の大きさ｜ＶＴＰ｜以下の電圧が印加された場合
には高耐圧Ｐ−ｃｈＭＯＳトランジスタ２０２は非導通
のままである。一方、Ｎ−ｃｈＭＯＳトランジスタ２０
３は、高耐圧Ｐ−ｃｈＭＯＳトランジスタ２０２が非導
通の場合インバータ２０４の入力がフローティング状態
になるのを防ぐためのもので、常に導通状態に設定して
ある。
【０００５】端子２０６の電位を更に上昇させて、高耐
圧Ｐ−ｃｈＭＯＳトランジスタ２０２のしきい値電圧｜
ＶＴＰ｜以上にすると、高耐圧Ｐ−ｃｈＭＯＳトランジ
スタ２０２が導通状態に入る。Ｎ−ｃｈＭＯＳトランジ
スタ２０３は常に導通状態である為、インバータ２０４
の入力電位は端子２０６の電位と接地電位との電位差を
高耐圧Ｐ−ｃｈＭＯＳトランジスタ２０２とＮ−ｃｈＭ
ＯＳトランジスタ２０３のオン抵抗の比で分圧した電位
となる。このインバータ２０４の入力がインバータ２０
４の論理しきい値よりも小さい間はインバータ２０５の
出力は０Ｖを出力する。
圧Ｐ−ｃｈＭＯＳトランジスタ２０２のしきい値電圧｜
ＶＴＰ｜以上にすると、高耐圧Ｐ−ｃｈＭＯＳトランジ
スタ２０２が導通状態に入る。Ｎ−ｃｈＭＯＳトランジ
スタ２０３は常に導通状態である為、インバータ２０４
の入力電位は端子２０６の電位と接地電位との電位差を
高耐圧Ｐ−ｃｈＭＯＳトランジスタ２０２とＮ−ｃｈＭ
ＯＳトランジスタ２０３のオン抵抗の比で分圧した電位
となる。このインバータ２０４の入力がインバータ２０
４の論理しきい値よりも小さい間はインバータ２０５の
出力は０Ｖを出力する。
【０００６】端子２０６の電位を更に上昇させていくと
、高耐圧Ｐ−ｃｈＭＯＳトランジスタ２０２とＮ−ｃｈ
ＭＯＳトランジスタ２０３の電流駆動能力（実際にはト
ランジスタのサイズ）を適当な比にすることでインバー
タ２０４の入力をインバータ２０４の論理しきい値より
も大きな電位にすることができる。このときインバータ
２０４は、ハイレベルが入力されていると認識するので
、インバータ２０５の出力ＯＵＴは５（Ｖ）を出力する
。
、高耐圧Ｐ−ｃｈＭＯＳトランジスタ２０２とＮ−ｃｈ
ＭＯＳトランジスタ２０３の電流駆動能力（実際にはト
ランジスタのサイズ）を適当な比にすることでインバー
タ２０４の入力をインバータ２０４の論理しきい値より
も大きな電位にすることができる。このときインバータ
２０４は、ハイレベルが入力されていると認識するので
、インバータ２０５の出力ＯＵＴは５（Ｖ）を出力する
。
【０００７】この例では、高耐圧Ｐ−ｃｈＭＯＳトラン
ジスタ２０２が導通状態にある様な、端子２０６の電位
が大きな範囲では、端子２０６から接地電位へ電流が常
に流れることになる。例えば、電源電圧ＶＤＤ＝５（Ｖ
）時、端子２０６が５（Ｖ）であったとき端子から接地
電位へ向って流れる電流は、高耐圧Ｐ−ｃｈＭＯＳトラ
ンジスタ２０２及びＮ−ｃｈＭＯＳトランジスタ２０３
のトランジスタ能力にもよるが、ポート１本当り数１０
０（μＡ）の電流が流れる。
ジスタ２０２が導通状態にある様な、端子２０６の電位
が大きな範囲では、端子２０６から接地電位へ電流が常
に流れることになる。例えば、電源電圧ＶＤＤ＝５（Ｖ
）時、端子２０６が５（Ｖ）であったとき端子から接地
電位へ向って流れる電流は、高耐圧Ｐ−ｃｈＭＯＳトラ
ンジスタ２０２及びＮ−ｃｈＭＯＳトランジスタ２０３
のトランジスタ能力にもよるが、ポート１本当り数１０
０（μＡ）の電流が流れる。
【０００８】
【発明が解決しようとする課題】従来の高耐圧入出力ポ
ートにおいては、端子に加わる電位がある電位以上の場
合常に端子と接地電位との間で電流が流れる。しかしな
がら、本来端子レベルの値を必要とするのは、端子レベ
ルを読み込む時だけであり、その他の場合には必要とさ
れない。従って、この従来の例においては、不必要に電
力を消費してしまうという欠点があった。
ートにおいては、端子に加わる電位がある電位以上の場
合常に端子と接地電位との間で電流が流れる。しかしな
がら、本来端子レベルの値を必要とするのは、端子レベ
ルを読み込む時だけであり、その他の場合には必要とさ
れない。従って、この従来の例においては、不必要に電
力を消費してしまうという欠点があった。
【０００９】
【課題を解決するための手段】本発明の高耐圧入出力ポ
ートは、入出力端子と電源電圧との間にそれぞれドレイ
ン及びソースが接続されゲートに制御信号が入力される
ＰチャンネルＭＯＳトランジスタと、入出力端子にソー
スが接続され、ゲートに端子レベルの読み込みのための
制御信号が入力されたＰチャンネルＭＯＳトランジスタ
と、このＰチャンネルＭＯＳトランジスタのドレイン出
力に接地電位との間に接続されるプルダウン素子と、Ｐ
チャンネルＭＯＳトランジスタのドレイン出力が入力さ
れる論理ゲートから成る。
ートは、入出力端子と電源電圧との間にそれぞれドレイ
ン及びソースが接続されゲートに制御信号が入力される
ＰチャンネルＭＯＳトランジスタと、入出力端子にソー
スが接続され、ゲートに端子レベルの読み込みのための
制御信号が入力されたＰチャンネルＭＯＳトランジスタ
と、このＰチャンネルＭＯＳトランジスタのドレイン出
力に接地電位との間に接続されるプルダウン素子と、Ｐ
チャンネルＭＯＳトランジスタのドレイン出力が入力さ
れる論理ゲートから成る。
【００１０】
【実施例】次に本発明について図面を参照して説明する
。
。
【００１１】図１は本発明の一実施例の高耐圧入力出力
ポートの構成図である。
ポートの構成図である。
【００１２】端子１０６は従来例の場合と同じくオープ
ン・ドレイン出力であり、端子１０６と例えば−３０（
Ｖ）の電源との間に外付抵抗Ｒが接続されて使われる。
ン・ドレイン出力であり、端子１０６と例えば−３０（
Ｖ）の電源との間に外付抵抗Ｒが接続されて使われる。
【００１３】端子１０６には、電源電圧ＶＤＤが例えば
５（Ｖ）であれば制御信号ＯＥ＝０（Ｖ）のときには、
電源電圧ＶＤＤ＝５（Ｖ）から高耐圧Ｐ−ｃｈＭＯＳト
ランジスタ１０１での電圧降下分を差し引いた電圧値（
例えば３（Ｖ）ぐらい）が出力され、また制御信号ＯＥ
＝５（Ｖ）のときは高耐圧Ｐ−ｃｈＭＯＳトランジスタ
１０１がオフしているため端子１０６に接続されている
外付抵抗Ｒを介して−３０（Ｖ）が出力される。
５（Ｖ）であれば制御信号ＯＥ＝０（Ｖ）のときには、
電源電圧ＶＤＤ＝５（Ｖ）から高耐圧Ｐ−ｃｈＭＯＳト
ランジスタ１０１での電圧降下分を差し引いた電圧値（
例えば３（Ｖ）ぐらい）が出力され、また制御信号ＯＥ
＝５（Ｖ）のときは高耐圧Ｐ−ｃｈＭＯＳトランジスタ
１０１がオフしているため端子１０６に接続されている
外付抵抗Ｒを介して−３０（Ｖ）が出力される。
【００１４】端子１０６を入力ポートとして使用しない
場合には端子１０６の読み込み制御信号ＲＤを５（Ｖ）
に設定する。高耐圧Ｐ−ｃｈＭＯＳトランジスタ１０２
は、従来の場合と同じく入力バッファであるインバータ
１０４のゲート入力に直接高電圧が印加されるのを防ぐ
ためである。今の場合、高耐圧Ｐ−ｃｈＭＯＳトランジ
スタのゲートは端子１０６の読み込み制御信号ＲＤが５
（Ｖ）であるから、端子１０６上の電位が−３０（Ｖ）
から５（Ｖ）の範囲内で常に高耐圧Ｐ−ｃｈＭＯＳトラ
ンジスタ１０２は非導通状態にある。従って、インバー
タ１０４の入力はＮ−ｃｈＭＯＳトランジスタ１０３が
常に導通状態にあることを考えると０（Ｖ）にあり、イ
ンバータ１０５の出力ＯＵＴも０（Ｖ）である。しかも
、端子１０６の読み込み制御信号ＲＤが５（Ｖ）のとき
は、先に述べた通り高耐圧Ｐ−ｃｈＭＯＳトランジスタ
１０２が非導通である為に従来例の場合の様に端子１０
６から接地電位へ向って電流が流れることはない。
場合には端子１０６の読み込み制御信号ＲＤを５（Ｖ）
に設定する。高耐圧Ｐ−ｃｈＭＯＳトランジスタ１０２
は、従来の場合と同じく入力バッファであるインバータ
１０４のゲート入力に直接高電圧が印加されるのを防ぐ
ためである。今の場合、高耐圧Ｐ−ｃｈＭＯＳトランジ
スタのゲートは端子１０６の読み込み制御信号ＲＤが５
（Ｖ）であるから、端子１０６上の電位が−３０（Ｖ）
から５（Ｖ）の範囲内で常に高耐圧Ｐ−ｃｈＭＯＳトラ
ンジスタ１０２は非導通状態にある。従って、インバー
タ１０４の入力はＮ−ｃｈＭＯＳトランジスタ１０３が
常に導通状態にあることを考えると０（Ｖ）にあり、イ
ンバータ１０５の出力ＯＵＴも０（Ｖ）である。しかも
、端子１０６の読み込み制御信号ＲＤが５（Ｖ）のとき
は、先に述べた通り高耐圧Ｐ−ｃｈＭＯＳトランジスタ
１０２が非導通である為に従来例の場合の様に端子１０
６から接地電位へ向って電流が流れることはない。
【００１５】次に端子１０６のレベルを読み込む場合に
は、端子１０６の読み込み制御信号ＲＤを０（Ｖ）に設
定する。この時の動作は、高耐圧Ｐ−ｃｈＭＯＳトラン
ジスタ１０２のゲートが０（Ｖ）であるから、従来例と
同じ動作を行なう。すなわち、端子１０６の電位が−３
０（Ｖ）から高耐圧Ｐ−ｃｈＭＯＳトランジスタのしき
い値電圧の大きさＩＶＴＰＩまでの入力範囲の間は、高
耐圧Ｐ−ｃｈＭＯＳトランジスタ１０２が非導通状態に
ある為、インバータ１０４の入力は、Ｎ−ｃｈＭＯＳト
ランジスタ１０３により接地電位に固定されてインバー
タ１０５の出力ＯＵＴは０（Ｖ）になる。端子１０６の
電位を更に上昇させて、高耐圧Ｐ−ｃｈＭＯＳトランジ
スタのしきい値電圧の大きさ｜ＶＴＰ｜よりも大きな値
にすると高耐圧Ｐ−ｃｈＭＯＳトランジスタ１０２が導
通しはじめインバータ１０４の入力は、高耐圧Ｐ−ｃｈ
ＭＯＳトランジスタ１０２とＮ−ｃｈＭＯＳトランジス
タ１０３のオン抵抗の比で分圧された電位となる。もし
、インバータ１０４の入力が、インバータ１０４の論理
しきい値電圧よりも小さい間は、インバータ１０４はロ
ウ・レベルの入力であると判定しインバータ１０５の出
力ＯＵＴも０（Ｖ）になる。ところが、端子１０６の電
位を更に上昇させていくと、インバータ１０４の入力が
、論理しきい値電圧よりも大きな値となって、インバー
タ１０４はハイ・レベルの入力であると判定し、インバ
ータ１０５の出力ＯＵＴは５（Ｖ）になる。
は、端子１０６の読み込み制御信号ＲＤを０（Ｖ）に設
定する。この時の動作は、高耐圧Ｐ−ｃｈＭＯＳトラン
ジスタ１０２のゲートが０（Ｖ）であるから、従来例と
同じ動作を行なう。すなわち、端子１０６の電位が−３
０（Ｖ）から高耐圧Ｐ−ｃｈＭＯＳトランジスタのしき
い値電圧の大きさＩＶＴＰＩまでの入力範囲の間は、高
耐圧Ｐ−ｃｈＭＯＳトランジスタ１０２が非導通状態に
ある為、インバータ１０４の入力は、Ｎ−ｃｈＭＯＳト
ランジスタ１０３により接地電位に固定されてインバー
タ１０５の出力ＯＵＴは０（Ｖ）になる。端子１０６の
電位を更に上昇させて、高耐圧Ｐ−ｃｈＭＯＳトランジ
スタのしきい値電圧の大きさ｜ＶＴＰ｜よりも大きな値
にすると高耐圧Ｐ−ｃｈＭＯＳトランジスタ１０２が導
通しはじめインバータ１０４の入力は、高耐圧Ｐ−ｃｈ
ＭＯＳトランジスタ１０２とＮ−ｃｈＭＯＳトランジス
タ１０３のオン抵抗の比で分圧された電位となる。もし
、インバータ１０４の入力が、インバータ１０４の論理
しきい値電圧よりも小さい間は、インバータ１０４はロ
ウ・レベルの入力であると判定しインバータ１０５の出
力ＯＵＴも０（Ｖ）になる。ところが、端子１０６の電
位を更に上昇させていくと、インバータ１０４の入力が
、論理しきい値電圧よりも大きな値となって、インバー
タ１０４はハイ・レベルの入力であると判定し、インバ
ータ１０５の出力ＯＵＴは５（Ｖ）になる。
【００１６】以上説明したように本実施例では、端子１
０６の端子レベルを読み込む場合のみ電流が流れること
になる為、従来例の場合と、同じトランジスタの電流駆
動能力であれば、ポート１本当り、端子をリードしなけ
れば数１００（μＡ）の電流の消費を抑えることができ
る。
０６の端子レベルを読み込む場合のみ電流が流れること
になる為、従来例の場合と、同じトランジスタの電流駆
動能力であれば、ポート１本当り、端子をリードしなけ
れば数１００（μＡ）の電流の消費を抑えることができ
る。
【００１７】
【発明の効果】以上説明したように本発明は、端子レベ
ルを読み込む場合にのみ電流の消費を伴うので、従来例
の場合と比較すると電流消費を抑えることができるとい
う効果を有する。特に、このような高耐圧入出力ポート
を多数有する半導体集積回路では、効果が大である。
ルを読み込む場合にのみ電流の消費を伴うので、従来例
の場合と比較すると電流消費を抑えることができるとい
う効果を有する。特に、このような高耐圧入出力ポート
を多数有する半導体集積回路では、効果が大である。
【図１】本発明の一実施例の構成図である。
【図２】従来例の構成図である。
Claims (1)
- 【請求項１】 第１の端子及び第１電圧端子との間に
ドレインおよびソースが接続されゲートに第１の制御信
号が入力される第１のＰチャンネルＭＯＳトランジスタ
と、前記第１の端子にソースが接続される第２のＰチャ
ンネルＭＯＳトランジスタと、前記第２のＰチャンネル
ＭＯＳトランジスタのドレインと第２電位端子との間に
接続されるプルダウン抵抗素子と、前記第２のＰチャン
ネルＭＯＳトランジスタのドレインが入力される第１の
論理ゲートとを有し、前記第２のＰチャンネルＭＯＳト
ランジスタのゲート入力に第２の制御信号を入力したこ
とを特徴とする高耐圧入出力ポート。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12425191A JPH04351114A (ja) | 1991-05-29 | 1991-05-29 | 高耐圧入出力ポート |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12425191A JPH04351114A (ja) | 1991-05-29 | 1991-05-29 | 高耐圧入出力ポート |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04351114A true JPH04351114A (ja) | 1992-12-04 |
Family
ID=14880711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12425191A Pending JPH04351114A (ja) | 1991-05-29 | 1991-05-29 | 高耐圧入出力ポート |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04351114A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63141410A (ja) * | 1986-12-03 | 1988-06-13 | Mitsubishi Electric Corp | 入出力回路 |
| JPH0438010A (ja) * | 1990-06-01 | 1992-02-07 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1991
- 1991-05-29 JP JP12425191A patent/JPH04351114A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63141410A (ja) * | 1986-12-03 | 1988-06-13 | Mitsubishi Electric Corp | 入出力回路 |
| JPH0438010A (ja) * | 1990-06-01 | 1992-02-07 | Mitsubishi Electric Corp | 半導体集積回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980506 |