JPH0438010A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0438010A JPH0438010A JP2145134A JP14513490A JPH0438010A JP H0438010 A JPH0438010 A JP H0438010A JP 2145134 A JP2145134 A JP 2145134A JP 14513490 A JP14513490 A JP 14513490A JP H0438010 A JPH0438010 A JP H0438010A
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- Japan
- Prior art keywords
- buffer
- pull
- input
- output
- control signal
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔型巣上の利用分野〕
この発明は双方向バッファにおいて入力バッファと出力
バッファとの間にその出力バッファを形成する３−ステ
ート出力バッファの制御信号により動作する電気的スイ
ッチを設けることで、回路に流れる余分な電流を阻止で
きるようにした半導体集積回路に関するものである。
バッファとの間にその出力バッファを形成する３−ステ
ート出力バッファの制御信号により動作する電気的スイ
ッチを設けることで、回路に流れる余分な電流を阻止で
きるようにした半導体集積回路に関するものである。
一般に双方向バッファにおいては、入力モード時に入力
端子が＠放されたときに入力信号が不足となることを防
ぐ之めに、大力バッファの前段にプルアンプまたはプル
ダウン抵抗を備える場合がある。
端子が＠放されたときに入力信号が不足となることを防
ぐ之めに、大力バッファの前段にプルアンプまたはプル
ダウン抵抗を備える場合がある。
第３図にこの工うなプルアップ抵抗を設けて双方向バッ
ファとして使用する場合の従来の半導体集積回路の回路
図である。図において、（１１ｒｉ３−ステート出力バ
ツファ、１２１１’１入カバソフア、（３）はパッド、
（４）はＰｃｈトランジスタからなるプルアップ抵抗で
ある。
ファとして使用する場合の従来の半導体集積回路の回路
図である。図において、（１１ｒｉ３−ステート出力バ
ツファ、１２１１’１入カバソフア、（３）はパッド、
（４）はＰｃｈトランジスタからなるプルアップ抵抗で
ある。
１４４図は同様に従来一般に用いられているプルダワン
抵抗付双方向バッファの回路図で、図中符号（１１〜（
３）は第３図のものと同一、（５）はＮｃｈ ）ランジ
スタからなるプルダウン抵抗である。
抵抗付双方向バッファの回路図で、図中符号（１１〜（
３）は第３図のものと同一、（５）はＮｃｈ ）ランジ
スタからなるプルダウン抵抗である。
次に動作について説明する。双方向バッファにコントロ
ール信号ｆｃ）によって入力モード、出力モードの切換
えを行って２す１通常慣号（ｃ）が・Ｌ・レベルの時、
３−ステート出力バッファｆｌ）ｉ−！アクテイブ状態
とな５．Ａの信号をパッド（３）に伝える。ま比信号（
Ｃ）が″Ｈ″レベルのとき、出カバソファ（１）はハイ
インピーダンス状態になり、外部からの信号をパッド（
３）から人カバソファ（２）を介してＹへ伝える。グル
アップ抵抗（４）はＰｃｈ トランジスタからなｐ、ゲ
ートを′Ｌ″レベルに固定することによって常にＯＮ状
態になり、負荷抵抗を形成する。これによって双方向バ
ッファが入力モード時、バンド（３）からの入力がフロ
ーティング状態になった時に入力バッファ（２）に“Ｈ
ルベルの信号を伝えている。
ール信号ｆｃ）によって入力モード、出力モードの切換
えを行って２す１通常慣号（ｃ）が・Ｌ・レベルの時、
３−ステート出力バッファｆｌ）ｉ−！アクテイブ状態
とな５．Ａの信号をパッド（３）に伝える。ま比信号（
Ｃ）が″Ｈ″レベルのとき、出カバソファ（１）はハイ
インピーダンス状態になり、外部からの信号をパッド（
３）から人カバソファ（２）を介してＹへ伝える。グル
アップ抵抗（４）はＰｃｈ トランジスタからなｐ、ゲ
ートを′Ｌ″レベルに固定することによって常にＯＮ状
態になり、負荷抵抗を形成する。これによって双方向バ
ッファが入力モード時、バンド（３）からの入力がフロ
ーティング状態になった時に入力バッファ（２）に“Ｈ
ルベルの信号を伝えている。
プルダウン抵抗ｆ５） ＶＣついても同様で、 Ｎｃｈ
トランジスタからなりゲートを１Ｈ＃レベルに固定す
ることによって、常にＯＮ状ＮＶｃをり負荷抵抗を形成
している。これに工って双方向バッフアカ入方モード時
、パッド（３）からの入力がフローティング状態になつ
之時に、入力バッファ（２）に・Ｌ・レベルの信号を伝
えている。
トランジスタからなりゲートを１Ｈ＃レベルに固定す
ることによって、常にＯＮ状ＮＶｃをり負荷抵抗を形成
している。これに工って双方向バッフアカ入方モード時
、パッド（３）からの入力がフローティング状態になつ
之時に、入力バッファ（２）に・Ｌ・レベルの信号を伝
えている。
従来のプルアンプ、プルダウン抵抗付双方向バッファは
以上のように構成されていたので、プルアンプ抵抗性の
場合、出力モード時に・Ｌ・レベルの信号を出している
時、ろるいはプルダウン抵抗性の場合、出力モード時に
・Ｈ＃レベルの信号を出している時、定常的に電源電流
が流れるという問題１点かあつ几。まｔ、出力モード時
に、出力信号が入力バッファに伝えられるので、出力信
号が変化する毎に入力バツフアが動作し、入力バツフア
部に電源電流が流れてしまうという問題点かめつ７ｔ。
以上のように構成されていたので、プルアンプ抵抗性の
場合、出力モード時に・Ｌ・レベルの信号を出している
時、ろるいはプルダウン抵抗性の場合、出力モード時に
・Ｈ＃レベルの信号を出している時、定常的に電源電流
が流れるという問題１点かあつ几。まｔ、出力モード時
に、出力信号が入力バッファに伝えられるので、出力信
号が変化する毎に入力バツフアが動作し、入力バツフア
部に電源電流が流れてしまうという問題点かめつ７ｔ。
この発明は上記のような問題点を解決する定めになされ
たもので、プルアップ、プルダウン抵抗付双方向バッフ
ァにおいて出力モードとした場合に％ ３−スｆ−ト出
カバン７アＯコントロール信号によって動作するスイッ
チング手段によって、人カバソファと出カバソファを電
気的に切り離し、入力バッファ部を流れる電源電流？阻
止できるようなバッファ回路を得ることを目的とする。
たもので、プルアップ、プルダウン抵抗付双方向バッフ
ァにおいて出力モードとした場合に％ ３−スｆ−ト出
カバン７アＯコントロール信号によって動作するスイッ
チング手段によって、人カバソファと出カバソファを電
気的に切り離し、入力バッファ部を流れる電源電流？阻
止できるようなバッファ回路を得ることを目的とする。
この発明に係るフルアンプ、プルダウン抵抗付双方向バ
ッファは、入力バツフアと出力バッファとの間に３−ス
テート出カバソファのコントロール信号に工っで、動作
する伝送ゲートからなるスイッチング手段を設けること
によって、不必要な電流を阻止できるようにしたもので
ある。
ッファは、入力バツフアと出力バッファとの間に３−ス
テート出カバソファのコントロール信号に工っで、動作
する伝送ゲートからなるスイッチング手段を設けること
によって、不必要な電流を阻止できるようにしたもので
ある。
この発明におけるプルアンプ、プルダウン抵抗付双方向
バッファは、出力モードで使用する場合に（仁、３−ス
テート出力バッファのコントロール信号を制御信号とし
て、ま之、コントロール信号の反転信号を相補信号とし
て伝送ゲートに入力することによって出力モード時には
伝送ゲートにオフとなり、プルアンプ、プルダウン抵抗
を含む入力バツフア部を流れる不必要な電流は阻止され
る。
バッファは、出力モードで使用する場合に（仁、３−ス
テート出力バッファのコントロール信号を制御信号とし
て、ま之、コントロール信号の反転信号を相補信号とし
て伝送ゲートに入力することによって出力モード時には
伝送ゲートにオフとなり、プルアンプ、プルダウン抵抗
を含む入力バツフア部を流れる不必要な電流は阻止され
る。
以下、この発明の一実施例を図について説明する。第１
図において、図中符号（１）から（４）は豹記従米のも
のと同一につき説明に省略する。ｔ６）ｒｉ３−ステー
ト出カバソファｉｌ）と入力バッファ（２）とを＠ぶ配
線に直列に設けられた伝送ゲート、 （７１にコントロ
ール信号（ｃ）を反転して伝送ゲート（６）のＰｃｈ
）ランジスタに入力するためのインバータ、（８１Ｈ伝
送ゲート（６）とインバータ（７）で構成されるスイッ
チング手段である。
図において、図中符号（１）から（４）は豹記従米のも
のと同一につき説明に省略する。ｔ６）ｒｉ３−ステー
ト出カバソファｉｌ）と入力バッファ（２）とを＠ぶ配
線に直列に設けられた伝送ゲート、 （７１にコントロ
ール信号（ｃ）を反転して伝送ゲート（６）のＰｃｈ
）ランジスタに入力するためのインバータ、（８１Ｈ伝
送ゲート（６）とインバータ（７）で構成されるスイッ
チング手段である。
このように構成され之プルアップ抵抗付双方向バッファ
において、３−ステート出カバソファ（１）に″Ｌ″レ
ベルのコントロール信号（Ｃ）が加えられると、この信
号が伝送ゲート（６）のＮｃｈトランジスタ側の人力に
、ｔ７ｉｃコントロール信号（ｃ）の反転信号である′
Ｈ＃レベルが伝送ゲート（６）のＰｃｈ トランジスタ
側のゲートに入力されるので、伝送ゲート（６）にオフ
状態となり、出刃モード時にプルアンプ抵抗（４）を通
して流れる電Ｉ５ｔは阻止式れる。
において、３−ステート出カバソファ（１）に″Ｌ″レ
ベルのコントロール信号（Ｃ）が加えられると、この信
号が伝送ゲート（６）のＮｃｈトランジスタ側の人力に
、ｔ７ｉｃコントロール信号（ｃ）の反転信号である′
Ｈ＃レベルが伝送ゲート（６）のＰｃｈ トランジスタ
側のゲートに入力されるので、伝送ゲート（６）にオフ
状態となり、出刃モード時にプルアンプ抵抗（４）を通
して流れる電Ｉ５ｔは阻止式れる。
ま九、第２図に示すプルダウン抵抗付双方向バッファに
ついても１Ｗ１８１で、コントロール信号ｆｃ）がその
まま制御信号として伝送ゲート（６）のＮｃｈ トラン
ジスタの入力へ、ま之コントロール信号（Ｃ）をインバ
ータ（７）で反転させた相補信号を伝送ゲート（６）の
Ｐｅｈ トランジスタの入力へ伝えることによって。
ついても１Ｗ１８１で、コントロール信号ｆｃ）がその
まま制御信号として伝送ゲート（６）のＮｃｈ トラン
ジスタの入力へ、ま之コントロール信号（Ｃ）をインバ
ータ（７）で反転させた相補信号を伝送ゲート（６）の
Ｐｅｈ トランジスタの入力へ伝えることによって。
出力モード時には伝送ゲート（６）はオフ状態となり、
プルダウン抵抗を通して流れる電流は阻止される。
プルダウン抵抗を通して流れる電流は阻止される。
以上のようにこの発明によれば、プルアンプ、プルダウ
ン抵抗付双方向バッファにおいて、入力バッファと出カ
バソファとの間に設は次伝送ゲートが出力モード時にオ
フするように構成し友ので、プルアンプ、プルダワン抵
抗を通して流れる不必要な電１５！を阻止できるバッフ
ァ回路が得られる効果がある。
ン抵抗付双方向バッファにおいて、入力バッファと出カ
バソファとの間に設は次伝送ゲートが出力モード時にオ
フするように構成し友ので、プルアンプ、プルダワン抵
抗を通して流れる不必要な電１５！を阻止できるバッフ
ァ回路が得られる効果がある。
第１図はこの発明の一実施例であるプルアップ抵抗付双
方バッファの回路図、第２図はこの発明の他の実施例で
あるプルダウン抵抗付双方向バッファの回路図、第３図
は従来のプルアンプ抵抗付双万同バッファの回路図、第
４図は従来のプルダウン抵抗付双方向バッファの回路図
である。 図において、（１）・・・３−ステート出カバソファ、
（２）・・・入力バッファ、（３）・・・パッド、（４
）・・・プルアップ抵抗、（５）・・・プルダワン抵抗
、（６）・・・伝送ゲー）、（７１・・・インバータ、
（８）・・・スイッチング手段。 なお、図中、同一符号は同一、または相当部分を示す。
方バッファの回路図、第２図はこの発明の他の実施例で
あるプルダウン抵抗付双方向バッファの回路図、第３図
は従来のプルアンプ抵抗付双万同バッファの回路図、第
４図は従来のプルダウン抵抗付双方向バッファの回路図
である。 図において、（１）・・・３−ステート出カバソファ、
（２）・・・入力バッファ、（３）・・・パッド、（４
）・・・プルアップ抵抗、（５）・・・プルダワン抵抗
、（６）・・・伝送ゲー）、（７１・・・インバータ、
（８）・・・スイッチング手段。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- ３−ステートバツフアからなる出力バッファ、この出力
バッファの出力が入力となる入力バツフアの前段に設け
られたプルアップ、プルダウン抵抗を備えた双方向バッ
ファにおいて、前記出力バッファと外部端子とを結ぶ配
線と、前記プルアップ、プルダウン抵抗を含む前記入力
バッファ部とを結ぶ配線に直列に伝送ゲートを備えたこ
とを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2145134A JPH0438010A (ja) | 1990-06-01 | 1990-06-01 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2145134A JPH0438010A (ja) | 1990-06-01 | 1990-06-01 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0438010A true JPH0438010A (ja) | 1992-02-07 |
Family
ID=15378197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2145134A Pending JPH0438010A (ja) | 1990-06-01 | 1990-06-01 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0438010A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04351114A (ja) * | 1991-05-29 | 1992-12-04 | Nec Corp | 高耐圧入出力ポート |
-
1990
- 1990-06-01 JP JP2145134A patent/JPH0438010A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04351114A (ja) * | 1991-05-29 | 1992-12-04 | Nec Corp | 高耐圧入出力ポート |
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