JPH043514A - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
- Publication number
- JPH043514A JPH043514A JP10384490A JP10384490A JPH043514A JP H043514 A JPH043514 A JP H043514A JP 10384490 A JP10384490 A JP 10384490A JP 10384490 A JP10384490 A JP 10384490A JP H043514 A JPH043514 A JP H043514A
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- JP
- Japan
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- cmos inverter
- power supply
- supply voltage
- power
- voltage vdd
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- Pending
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- 239000003990 capacitor Substances 0.000 claims abstract description 13
- 230000010354 integration Effects 0.000 abstract description 4
- 230000007547 defect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパワーオンリセット回路に関し、特に０ＭＯ３
トランジスタを用いて構成され、電源電圧の供給に対応
して所定のリセット信号を出力するパワーオンリセット
回路に関する。
トランジスタを用いて構成され、電源電圧の供給に対応
して所定のリセット信号を出力するパワーオンリセット
回路に関する。
従来、この種のパワーオンリセット回路は第３図に示す
ように、電源端子２０と接地点との間に、抵抗１７と容
量１８とが直列に接続され、前記両者の接地点にはシュ
ミットトリガ−回路１９の入力端子が接続され、前記容
量に対する時定数に関連して前記シュミットトリガ−回
路の出力が反転するまで、所定のリセット信号が端子２
１より出力されるようになっていた。
ように、電源端子２０と接地点との間に、抵抗１７と容
量１８とが直列に接続され、前記両者の接地点にはシュ
ミットトリガ−回路１９の入力端子が接続され、前記容
量に対する時定数に関連して前記シュミットトリガ−回
路の出力が反転するまで、所定のリセット信号が端子２
１より出力されるようになっていた。
上述した従来のパワーオンリセット回路は、電源電圧の
供給に対応して、抵抗と容量とによる充電の時定数を利
用してパワーオンリセット信号ヲ生成している。
供給に対応して、抵抗と容量とによる充電の時定数を利
用してパワーオンリセット信号ヲ生成している。
しかしながら、この抵抗と容量とを集積回路に組み込む
方法として、集積回路の外部の抵抗および容量を使用す
る場合には、集積回路にパワーオンリセット信号用の余
分の端子を必要とし、また半導体チップ上に抵抗および
容量を組込む場合には、この抵抗および容量だけでも相
当量の占有面積が必要となり、共に集積回路の多機能化
及び高集積化に対する障害となるという欠点がある。
方法として、集積回路の外部の抵抗および容量を使用す
る場合には、集積回路にパワーオンリセット信号用の余
分の端子を必要とし、また半導体チップ上に抵抗および
容量を組込む場合には、この抵抗および容量だけでも相
当量の占有面積が必要となり、共に集積回路の多機能化
及び高集積化に対する障害となるという欠点がある。
本発明のパワーオンリセット回路は、所定の電源端子と
接地点との間に、０ＭＯ８トランジスタと容量が直列に
接続され、前記両者の接地点には第１のＣＭＯＳインバ
ータの入力端子及び第２のＣＭＯＳインバータの出力端
子が接続され、第１のＣＭＯＳインバータの出力端子に
は、第２のＣＭＯＳインバータの入力端子及び容量が接
続されて所定のパワーオンリセット信号の出力端子とな
る構成を有している。
接地点との間に、０ＭＯ８トランジスタと容量が直列に
接続され、前記両者の接地点には第１のＣＭＯＳインバ
ータの入力端子及び第２のＣＭＯＳインバータの出力端
子が接続され、第１のＣＭＯＳインバータの出力端子に
は、第２のＣＭＯＳインバータの入力端子及び容量が接
続されて所定のパワーオンリセット信号の出力端子とな
る構成を有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の実施例の回路図であり、Ｎチャンネル
ＭＯＳトランジスタ１と、ＣＭＯＳインバータ３及び４
と、前記２つのインバータに初期状態を与える為の容量
２及び５を備えている。
ＭＯＳトランジスタ１と、ＣＭＯＳインバータ３及び４
と、前記２つのインバータに初期状態を与える為の容量
２及び５を備えている。
第１図に於いて、端子６，７．８から供給される電源電
圧ＶＤＤが０ボルトの時すなわちパワーオフの状態にお
いて、端子９もＯボルトの状態にある。端子６，７．８
から供給される前記電源電圧ＶＤＤが０ボルト状態から
所定の設定電圧に増大してゆく段階すなわちパワーオン
の状態ノウチ、ＮチャンネルＭＯＳトランジスタ１がオ
ン状態に到達するまでは、ＣＭＯＳインバータ３の入力
端子電位は接地点に接続された容量２のため低レベル（
インバータのスレッショルド電位より接地電位より）に
、ＣＭＯＳインバータ４０入力端子すなわちパワーオン
リセット回路の出力端子９の電位は容量５のため高レベ
ル（インバータのスレッショルド電位より電源電圧ＶＤ
Ｄより）に設定されることから、ＣＭＯＳインバータ３
は電源電圧■ＤＤを出力しくリセット信号出力状態）、
ＣＭＯＳインバータ４は接地電位０ボルトを出力する。
圧ＶＤＤが０ボルトの時すなわちパワーオフの状態にお
いて、端子９もＯボルトの状態にある。端子６，７．８
から供給される前記電源電圧ＶＤＤが０ボルト状態から
所定の設定電圧に増大してゆく段階すなわちパワーオン
の状態ノウチ、ＮチャンネルＭＯＳトランジスタ１がオ
ン状態に到達するまでは、ＣＭＯＳインバータ３の入力
端子電位は接地点に接続された容量２のため低レベル（
インバータのスレッショルド電位より接地電位より）に
、ＣＭＯＳインバータ４０入力端子すなわちパワーオン
リセット回路の出力端子９の電位は容量５のため高レベ
ル（インバータのスレッショルド電位より電源電圧ＶＤ
Ｄより）に設定されることから、ＣＭＯＳインバータ３
は電源電圧■ＤＤを出力しくリセット信号出力状態）、
ＣＭＯＳインバータ４は接地電位０ボルトを出力する。
前記状態からさらに電源電圧ｖＤｔ、が上昇して行くと
、ＮチャンネルＭＯＳトランジスタ１は次第にオンして
行くが、このオン抵抗値がＣＭＯＳインバータ４のＮチ
ャンネルＭＯＳトランジスタのオン抵抗値より小さくな
るように調整しておくことにより、ＣＭＯＳインバータ
３０入力端子電位はスレッショルド電位を越え、ＣＭＯ
Ｓインバータ３は反転して接地電位０ボルトを出力しく
リセット解除状態）、ＣＭＯＳインバータ４も反転して
電源電圧ＶＤＤを出力し安定状態となる。
、ＮチャンネルＭＯＳトランジスタ１は次第にオンして
行くが、このオン抵抗値がＣＭＯＳインバータ４のＮチ
ャンネルＭＯＳトランジスタのオン抵抗値より小さくな
るように調整しておくことにより、ＣＭＯＳインバータ
３０入力端子電位はスレッショルド電位を越え、ＣＭＯ
Ｓインバータ３は反転して接地電位０ボルトを出力しく
リセット解除状態）、ＣＭＯＳインバータ４も反転して
電源電圧ＶＤＤを出力し安定状態となる。
第２図は第２の実施例の回路図であり、第１図に対して
２つのインバータの初期状態を与える為の容量とその初
期状態を反転させる為のＭＯＳトランジスタをＮチャン
ネルからＰチャンネルに変えてそれぞれ逆層に接続した
もので、出力端子１６の電位は電源電圧ＶＤＤが安定状
態である。
２つのインバータの初期状態を与える為の容量とその初
期状態を反転させる為のＭＯＳトランジスタをＮチャン
ネルからＰチャンネルに変えてそれぞれ逆層に接続した
もので、出力端子１６の電位は電源電圧ＶＤＤが安定状
態である。
第４図は、第１図の回路図の動作過程について示したも
ので、点線２２は電源電圧ｖＤＤを表わし、点線２３は
各電源電圧におけるＣＭＯＳインバータ３のスレッショ
ルド電位を表わし、実線２４はＣＭＯＳインバータ３の
入力端子電位を表わし、実線２５はＣＭＯＳインバータ
３の出力端子電位すなわちパワーオンリセット回路の出
力信号を表わしている。
ので、点線２２は電源電圧ｖＤＤを表わし、点線２３は
各電源電圧におけるＣＭＯＳインバータ３のスレッショ
ルド電位を表わし、実線２４はＣＭＯＳインバータ３の
入力端子電位を表わし、実線２５はＣＭＯＳインバータ
３の出力端子電位すなわちパワーオンリセット回路の出
力信号を表わしている。
以上説明したように本発明は、抵抗および容量の時定数
を利用する代りに、ＭＯＳトランジスタおよび小規模の
容量を用いて集積回路内に組込むことにより、半導体チ
ップにおける占有面積を縮少化することが可能となり、
集積回路の多機能化および高集積化に対する障害を排除
することができるという効果がある。
を利用する代りに、ＭＯＳトランジスタおよび小規模の
容量を用いて集積回路内に組込むことにより、半導体チ
ップにおける占有面積を縮少化することが可能となり、
集積回路の多機能化および高集積化に対する障害を排除
することができるという効果がある。
第１図は本発明の実施例の回路図であり、第２図は第２
の実施例、第３図は従来のパワーオンリセット回路の回
路図、第４図は第１図の実施例における電源電圧対パワ
ーオンリセット信号電圧の関係を示す図である。図にお
いて、 １・・・・・・ＮチャンネルＭＯＳトランジスタ、２゜
５．１１，１４．１８・・・・・・容量、１０・・・・
・・ＰチャンネルＭＯ８トランジスタ、３，４，１２．
１３・・・・・・ＣＭＯＳインバータ、１９・・・・・
・シュミットトリガー回路、９，１６．２１・・・・・
・パワーオンリセット回路の信号端子、６，７，８，１
５．２０・・・・・・電源端子、１７・・・・・・抵抗
、２２・・・・・・電源電圧ｖＤｎ、２３・・・・・・
ＣＭＯＳインバータ３のスレッシ３ル・ド電位、２４・
・・・・・ＣＭＯＳインバータ３の入力端子電位、２５
・・・・・・第１図のパワーオンリセット回路の出力信
号電圧。 代理人 弁理士 内 原 晋 第１図 第２図
の実施例、第３図は従来のパワーオンリセット回路の回
路図、第４図は第１図の実施例における電源電圧対パワ
ーオンリセット信号電圧の関係を示す図である。図にお
いて、 １・・・・・・ＮチャンネルＭＯＳトランジスタ、２゜
５．１１，１４．１８・・・・・・容量、１０・・・・
・・ＰチャンネルＭＯ８トランジスタ、３，４，１２．
１３・・・・・・ＣＭＯＳインバータ、１９・・・・・
・シュミットトリガー回路、９，１６．２１・・・・・
・パワーオンリセット回路の信号端子、６，７，８，１
５．２０・・・・・・電源端子、１７・・・・・・抵抗
、２２・・・・・・電源電圧ｖＤｎ、２３・・・・・・
ＣＭＯＳインバータ３のスレッシ３ル・ド電位、２４・
・・・・・ＣＭＯＳインバータ３の入力端子電位、２５
・・・・・・第１図のパワーオンリセット回路の出力信
号電圧。 代理人 弁理士 内 原 晋 第１図 第２図
Claims (1)
- 所定の電源端子と接地点との間に、ＭＯＳトランジスタ
と容量が直列に接続され、前記両者の接続点には第１の
ＣＭＯＳインバータの入力端子及び第２のＣＭＯＳイン
バータの出力端子が接続され、第１のＣＭＯＳインバー
タの出力端子には、第２のＣＭＯＳインバータの入力端
子及び容量が接続されて所定のパワーオンリセット信号
の出力端子となる構成を特徴とするパワーオンリセット
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10384490A JPH043514A (ja) | 1990-04-19 | 1990-04-19 | パワーオンリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10384490A JPH043514A (ja) | 1990-04-19 | 1990-04-19 | パワーオンリセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH043514A true JPH043514A (ja) | 1992-01-08 |
Family
ID=14364744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10384490A Pending JPH043514A (ja) | 1990-04-19 | 1990-04-19 | パワーオンリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH043514A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61239089A (ja) * | 1985-04-10 | 1986-10-24 | 伊藤 卓夫 | 疋田絞の製造方法 |
| DE4443606C1 (de) * | 1994-12-07 | 1996-08-01 | Siemens Ag | Schaltungsanordnung zur Erzeugung eines Rücksetzsignals |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60162308A (ja) * | 1984-01-16 | 1985-08-24 | アイテイーテイー・インダストリーズ・インコーポレーテツド | パワーオンリセツトパルス発生装置 |
| JPH01212024A (ja) * | 1988-02-18 | 1989-08-25 | Sanyo Electric Co Ltd | パワーオンリセット回路 |
-
1990
- 1990-04-19 JP JP10384490A patent/JPH043514A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60162308A (ja) * | 1984-01-16 | 1985-08-24 | アイテイーテイー・インダストリーズ・インコーポレーテツド | パワーオンリセツトパルス発生装置 |
| JPH01212024A (ja) * | 1988-02-18 | 1989-08-25 | Sanyo Electric Co Ltd | パワーオンリセット回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61239089A (ja) * | 1985-04-10 | 1986-10-24 | 伊藤 卓夫 | 疋田絞の製造方法 |
| DE4443606C1 (de) * | 1994-12-07 | 1996-08-01 | Siemens Ag | Schaltungsanordnung zur Erzeugung eines Rücksetzsignals |
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