JPH0159772B2 - - Google Patents
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- JPH0159772B2 JPH0159772B2 JP56033418A JP3341881A JPH0159772B2 JP H0159772 B2 JPH0159772 B2 JP H0159772B2 JP 56033418 A JP56033418 A JP 56033418A JP 3341881 A JP3341881 A JP 3341881A JP H0159772 B2 JPH0159772 B2 JP H0159772B2
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- JP
- Japan
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- transistors
- flip
- flop
- transistor
- channel
- Prior art date
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- 239000003990 capacitor Substances 0.000 claims description 15
- 230000000295 complement effect Effects 0.000 claims description 2
- 230000005669 field effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356026—Bistable circuits using additional transistors in the input circuit with synchronous operation
Landscapes
- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明はCMOS（相補型絶縁ゲート電界効果ト
ランジスタ）よりなる比較器に関する。
ランジスタ）よりなる比較器に関する。
この種の比較器は、たとえば第１図に示すよう
に構成されていた。すなわち、１１は電源VDDが
接続される第１電源端子、12は第２電源端子であ
つて、本例では、接地されており、１３は基準電
圧VRが印加される基準入力端子、14は比較入力
VIが印加される比較入力端子、１５は差動増幅
回路であつて、差動対をなすＮチヤンネルのトラ
ンジスタT1，T2およびＮチヤンネルの定電流源
トランジスタT3ならびにＰチヤンネルの負荷ト
ランジスタT4，T5が図示の如く接続されてなり、
１６はCMOSインバータ、１７は比較出力端子
である。
に構成されていた。すなわち、１１は電源VDDが
接続される第１電源端子、12は第２電源端子であ
つて、本例では、接地されており、１３は基準電
圧VRが印加される基準入力端子、14は比較入力
VIが印加される比較入力端子、１５は差動増幅
回路であつて、差動対をなすＮチヤンネルのトラ
ンジスタT1，T2およびＮチヤンネルの定電流源
トランジスタT3ならびにＰチヤンネルの負荷ト
ランジスタT4，T5が図示の如く接続されてなり、
１６はCMOSインバータ、１７は比較出力端子
である。
上記比較器においては、入力比較電圧VIが基
準電圧VRより高いとき、トランジスタT2のドレ
インがほぼ接地電位（“０”レベル）に近くなる
ので、インバータ１６の出力は電源電圧（“１”
レベル）になる。逆に入力比較電圧VIが基準電
圧VRより低いとき、トランジスタT1のドレイン
がほぼ“０”レベルに近くなり、したがつてトラ
ンジスタT5がオンし、そのドレインが“１”レ
ベルになるので、インバータ１６の出力は“０”
レベルになる。
準電圧VRより高いとき、トランジスタT2のドレ
インがほぼ接地電位（“０”レベル）に近くなる
ので、インバータ１６の出力は電源電圧（“１”
レベル）になる。逆に入力比較電圧VIが基準電
圧VRより低いとき、トランジスタT1のドレイン
がほぼ“０”レベルに近くなり、したがつてトラ
ンジスタT5がオンし、そのドレインが“１”レ
ベルになるので、インバータ１６の出力は“０”
レベルになる。
ところで上記差動増幅回路１５は、基本的にア
ナログ回路として動作するので、CMOS回路の
特徴である低消費電力の面を活かせない欠点があ
つた。また上記差動増幅回路１５は、使用素子の
精密な設計および製造工程管理を行なえば所望の
特性を得ることが可能ではあるが、素子の変動に
対する特性の変動が非常に敏感であり、かつLSI
（大規模集積回路）化に際してチツプ上の占有面
積が大きくなる欠点があつた。
ナログ回路として動作するので、CMOS回路の
特徴である低消費電力の面を活かせない欠点があ
つた。また上記差動増幅回路１５は、使用素子の
精密な設計および製造工程管理を行なえば所望の
特性を得ることが可能ではあるが、素子の変動に
対する特性の変動が非常に敏感であり、かつLSI
（大規模集積回路）化に際してチツプ上の占有面
積が大きくなる欠点があつた。
本発明は上記の欠点を除去すべくなされたもの
であり、ダイナミツク駆動型のCMOS比較回路
を用いることによつて、低消費電力であり、素子
の設計が容易であり、LSI化に適した比較器を提
供するものである。
であり、ダイナミツク駆動型のCMOS比較回路
を用いることによつて、低消費電力であり、素子
の設計が容易であり、LSI化に適した比較器を提
供するものである。
以下、図面を参照して本発明の一実施例を詳細
に説明する。第２図において、２１は比較回路、
２２および２３は２入力ノアゲート、２４および
２５はインバータであり、それぞれCMOSより
なる。上記ノアゲート２２，２３はRSフリツプ
フロツプ２６を形成するように接続されており、
C1〜C4はコンデンサであるが、第２図の回路が
IC化される場合には浮遊容量を利用してもよい。
前記比較回路２１において、T1〜T4はＮチヤン
ネルトランジスタ、T5およびT6はＰチヤンネル
トランジスタであり、このトランジスタT5，T6
はソースが第１電源端子２２（電源電圧VDDが印
加される）に接続され、ゲートがクロツク入力端
子２３に接続されている。上記トランジスタT5，
T6の各ドレインに対応して前記トランジスタT1，
T2のドレインが接続され、このトランジスタT1，
T2の各ゲートは対応して基準入力端子２７（比
較電圧VRが印加される）、比較入力端子２８（比
較電圧VIが印加される）に接続されている。そ
して、上記トランジスタT1，T2の各ソースは対
応してトランジスタT3，T4のドレイン・ソース
パスを介して第２電源端子２９（本例では接地さ
れている）に接続され、このトランジスタT3，
T4のゲートは前記クロツク入力端２３に接続さ
れている。
に説明する。第２図において、２１は比較回路、
２２および２３は２入力ノアゲート、２４および
２５はインバータであり、それぞれCMOSより
なる。上記ノアゲート２２，２３はRSフリツプ
フロツプ２６を形成するように接続されており、
C1〜C4はコンデンサであるが、第２図の回路が
IC化される場合には浮遊容量を利用してもよい。
前記比較回路２１において、T1〜T4はＮチヤン
ネルトランジスタ、T5およびT6はＰチヤンネル
トランジスタであり、このトランジスタT5，T6
はソースが第１電源端子２２（電源電圧VDDが印
加される）に接続され、ゲートがクロツク入力端
子２３に接続されている。上記トランジスタT5，
T6の各ドレインに対応して前記トランジスタT1，
T2のドレインが接続され、このトランジスタT1，
T2の各ゲートは対応して基準入力端子２７（比
較電圧VRが印加される）、比較入力端子２８（比
較電圧VIが印加される）に接続されている。そ
して、上記トランジスタT1，T2の各ソースは対
応してトランジスタT3，T4のドレイン・ソース
パスを介して第２電源端子２９（本例では接地さ
れている）に接続され、このトランジスタT3，
T4のゲートは前記クロツク入力端２３に接続さ
れている。
そして、前記トランジスタT5，T1のドレイン
相互接続的（ノード）Ａ、トランジスタT6，T2
のドレイン相互接続点（ノード）Ｂは前記RSフ
リツプフロツプ２６のリセツト入力端Ｒ、セツト
入力端Ｓに接続されており、この入力端Ｒ、Ｓは
対応してコンデンサC1，C2を介して接地されて
いる。また、上記フリツプフロツプ２６の出力端
Ｑおよび出力端Ｑは対応してコンデンサC3，C4
を介して接地され、出力端Ｑはインバータ２４，
２５を介して比較出力端子３０に接続されてい
る。
相互接続的（ノード）Ａ、トランジスタT6，T2
のドレイン相互接続点（ノード）Ｂは前記RSフ
リツプフロツプ２６のリセツト入力端Ｒ、セツト
入力端Ｓに接続されており、この入力端Ｒ、Ｓは
対応してコンデンサC1，C2を介して接地されて
いる。また、上記フリツプフロツプ２６の出力端
Ｑおよび出力端Ｑは対応してコンデンサC3，C4
を介して接地され、出力端Ｑはインバータ２４，
２５を介して比較出力端子３０に接続されてい
る。
次に上記構成における動作を第３図を参照して
説明する。クロツク入力端子２３にたとえば第３
図ａに示すようなクロツクパルスφが印加される
ものとし、第３図ｂに示すように基準電圧VRに
対して比較電圧VIが高い値から低い値へ変化し
た場合を考察する。
説明する。クロツク入力端子２３にたとえば第３
図ａに示すようなクロツクパルスφが印加される
ものとし、第３図ｂに示すように基準電圧VRに
対して比較電圧VIが高い値から低い値へ変化し
た場合を考察する。
(イ) クロツクφがロウレベル（“０”レベル）の
期間Ｉにおいては、トランジスタT5，T6はオ
ン、トランジスタT3，T4はオフになり、ノー
ドＡ、Ｂは電源端子２２からトランジスタT1，
T2を通じてプリチヤージされて電源電圧VDD
（“１”レベル）になつており、コンデンサC1，
C2は充電される。したがつて、フリツプフロ
ツプ２６のノアゲート２２，２３はそれぞれ
“０”レベルを出力し、出力端、Ｑは第３図
ｄ，ｅに示すように“０”レベルになり、比較
出力端子３０の比較出力V0は第３図ｆに示す
ように“０”レベルである。
期間Ｉにおいては、トランジスタT5，T6はオ
ン、トランジスタT3，T4はオフになり、ノー
ドＡ、Ｂは電源端子２２からトランジスタT1，
T2を通じてプリチヤージされて電源電圧VDD
（“１”レベル）になつており、コンデンサC1，
C2は充電される。したがつて、フリツプフロ
ツプ２６のノアゲート２２，２３はそれぞれ
“０”レベルを出力し、出力端、Ｑは第３図
ｄ，ｅに示すように“０”レベルになり、比較
出力端子３０の比較出力V0は第３図ｆに示す
ように“０”レベルである。
(ロ) VI＞VRであつてクロツクφがハイレベル
（“１”レベル）の期間においては、トランジ
スタT5，T6がオフ、トランジスタT3，T4がオ
ン、トランジスタT1，T2はVR、VIに応じて前
記コンデンサC1，C2（前述したように期間に
充電されているから）からの放電電流が流れ
る。なお、予めトランジスタT3，T4同志、ト
ランジスタT1，T2同志の寸法（望ましくはさ
らに電流の流れる方向）を厳密に同じくするよ
うに設計しておき、さらにコンデンサC1，C2
同志、コンデンサC3，C4同志の容量が厳密に
同じになるように設計しておけば、VI＝VRの
とき前記ノードＡ，Ｂの放電電圧波形は等しく
なるが、上記VI＞VRの条件では第３図ｃに示
すようにノードＢがノードＡよりも放電速度が
速い。このため、ノードＢの電圧がノードＡの
電圧よりも早くフリツプフロツプ２６の閾値電
圧VTHに達するので、フリツプフロツプ２６は
セツト入力端Ｓの“０”入力により出力端Ｑが
“１”レベルになり、このため出力端はリセ
ツト入力端Ｒの入力（ノードＡの電圧）に無関
係に“０”レベルになる。したがつて、このと
き比較出力端子３０には“１”レベルの比較出
力が得られる。
（“１”レベル）の期間においては、トランジ
スタT5，T6がオフ、トランジスタT3，T4がオ
ン、トランジスタT1，T2はVR、VIに応じて前
記コンデンサC1，C2（前述したように期間に
充電されているから）からの放電電流が流れ
る。なお、予めトランジスタT3，T4同志、ト
ランジスタT1，T2同志の寸法（望ましくはさ
らに電流の流れる方向）を厳密に同じくするよ
うに設計しておき、さらにコンデンサC1，C2
同志、コンデンサC3，C4同志の容量が厳密に
同じになるように設計しておけば、VI＝VRの
とき前記ノードＡ，Ｂの放電電圧波形は等しく
なるが、上記VI＞VRの条件では第３図ｃに示
すようにノードＢがノードＡよりも放電速度が
速い。このため、ノードＢの電圧がノードＡの
電圧よりも早くフリツプフロツプ２６の閾値電
圧VTHに達するので、フリツプフロツプ２６は
セツト入力端Ｓの“０”入力により出力端Ｑが
“１”レベルになり、このため出力端はリセ
ツト入力端Ｒの入力（ノードＡの電圧）に無関
係に“０”レベルになる。したがつて、このと
き比較出力端子３０には“１”レベルの比較出
力が得られる。
(ハ) VI＜VRであつてクロツクφがハイレベルの
期間′においては、上述(ロ)のときに準じた動
作が行なわれるが、この場合はトランジスタ
T1の方にトランジスタT2よりも大きな放電電
流が流れ、ノードＡがノードＢよりも放電速度
が速い。したがつて、フリツプフロツプ２６は
リセツト入力端Ｒの“０”入力により出力端
が“１”レベルになり、このため出力端Ｑは
“０”レベルになり、比較出力端子３０には
“０”レベルの比較出力が得られる。
期間′においては、上述(ロ)のときに準じた動
作が行なわれるが、この場合はトランジスタ
T1の方にトランジスタT2よりも大きな放電電
流が流れ、ノードＡがノードＢよりも放電速度
が速い。したがつて、フリツプフロツプ２６は
リセツト入力端Ｒの“０”入力により出力端
が“１”レベルになり、このため出力端Ｑは
“０”レベルになり、比較出力端子３０には
“０”レベルの比較出力が得られる。
上述したような第２図の比較器によれば、比較
回路２１はクロツクパルスφによりダイナミツク
駆動されるので、電源端子２２と接地端との間に
貫通電流が流れることはなく、フリツプフロツプ
２６に直流電流が流れるのは、ノードＡ、Ｂの電
圧のうち放電速度の速い方の電圧が放電開始から
フリツプフロツプの閾値に達するまでの僅かの時
間（第３図中Δt1，Δt2）であるが、コンデンサ
C1，C2は通常1pF程度であつて充電電荷は少ない
ので、上記比較器はCMOS回路の特徴を失なう
ことなく消費電力は低くて済む。
回路２１はクロツクパルスφによりダイナミツク
駆動されるので、電源端子２２と接地端との間に
貫通電流が流れることはなく、フリツプフロツプ
２６に直流電流が流れるのは、ノードＡ、Ｂの電
圧のうち放電速度の速い方の電圧が放電開始から
フリツプフロツプの閾値に達するまでの僅かの時
間（第３図中Δt1，Δt2）であるが、コンデンサ
C1，C2は通常1pF程度であつて充電電荷は少ない
ので、上記比較器はCMOS回路の特徴を失なう
ことなく消費電力は低くて済む。
しかも、前述したようにトランジスタT1，T2
同志、トランジスタT3，T4同志を等しく設計す
ることは、集積回路においては容易である。
同志、トランジスタT3，T4同志を等しく設計す
ることは、集積回路においては容易である。
なお、上記した第２図の比較器においては、ト
ランジスタT1，T2に電流が流れる条件は、Ｎチ
ヤンネルトランジスタの閾値電圧をVTHNで表わ
すとVDD〜VTHNであり、換言すれば比較可能な電
圧レンジはVDD〜VTHNに限定される。たとえば
VTHN＝1.0Vとすると、1.0V以下の電圧ではトラ
ンジスタT1，T2がオンしないため比較できない。
ランジスタT1，T2に電流が流れる条件は、Ｎチ
ヤンネルトランジスタの閾値電圧をVTHNで表わ
すとVDD〜VTHNであり、換言すれば比較可能な電
圧レンジはVDD〜VTHNに限定される。たとえば
VTHN＝1.0Vとすると、1.0V以下の電圧ではトラ
ンジスタT1，T2がオンしないため比較できない。
これに対して0V付近での比較器を可能とする
ためには、ＮチヤンネルトランジスタT1，T2に
代えて第４図に示すようにＰチヤンネルトランジ
スタT1，T2を用い、クロツク入力として前記ク
ロツクパルスφとは逆相のクロツクパルスを用
いる比較回路２１′とすればよい。そして、上記
トランジスタT′1，T′2のドレインをフリツプフロ
ツプ４１のリセツト入力端Ｒ、セツト入力端Ｓに
接続するようにすればよい。なおこのフリツプフ
ロツプ４１は、２入力ナンドゲート４２，４３を
図示の如く接続してなり、出力端がインバータ
４４を介して比較出力端子３０に接続される。
ためには、ＮチヤンネルトランジスタT1，T2に
代えて第４図に示すようにＰチヤンネルトランジ
スタT1，T2を用い、クロツク入力として前記ク
ロツクパルスφとは逆相のクロツクパルスを用
いる比較回路２１′とすればよい。そして、上記
トランジスタT′1，T′2のドレインをフリツプフロ
ツプ４１のリセツト入力端Ｒ、セツト入力端Ｓに
接続するようにすればよい。なおこのフリツプフ
ロツプ４１は、２入力ナンドゲート４２，４３を
図示の如く接続してなり、出力端がインバータ
４４を介して比較出力端子３０に接続される。
このような第４図の比較器においては、クロツ
クパルスが“１”レベルになる期間にＮチヤン
ネルトランジスタT3，T4がオンしてコンデンサ
C1，C2の電荷を放電し、フリツプフロツプ４１
の出力端、Ｑは共に“１”レベルになり、比較
出力端子３０は“０”レベルになつている。次
に、クロツクパルスが“０”レベルになる期間
においては、ＰチヤンネルトランジスタT5，T6
がオン、トランジスタT1，T2はVR、VIに逆対応
した大きさの電流（コンデンサC1，C2に対する
充電電流）が流れ、VI＞VRのときにはコンデン
サC1の方がコンデンサC2よりも充電速度が速く、
したがつてフリツプフロツプ４１はリセツト入力
端Ｒがセツト入力端Ｓよりも早く“１”レベル
（フリツプフロツプ４１の閾値電圧以上）になつ
て出力端が“０”、出力端Ｑが“１”になり、
比較出力端子３０は“１”になる。これに対して
VI＜VRのときには、コンデンサC2の方がコンデ
ンサC1よりも充電速度が速く、したがつてフリ
ツプフロツプ４１はセツト入力端Ｓがリセツト入
力端Ｒよりも早く“０”レベルになつて出力端Ｑ
が“０”、出力端が“１”になり、比較出力端
子３０は“０”レベルになる。
クパルスが“１”レベルになる期間にＮチヤン
ネルトランジスタT3，T4がオンしてコンデンサ
C1，C2の電荷を放電し、フリツプフロツプ４１
の出力端、Ｑは共に“１”レベルになり、比較
出力端子３０は“０”レベルになつている。次
に、クロツクパルスが“０”レベルになる期間
においては、ＰチヤンネルトランジスタT5，T6
がオン、トランジスタT1，T2はVR、VIに逆対応
した大きさの電流（コンデンサC1，C2に対する
充電電流）が流れ、VI＞VRのときにはコンデン
サC1の方がコンデンサC2よりも充電速度が速く、
したがつてフリツプフロツプ４１はリセツト入力
端Ｒがセツト入力端Ｓよりも早く“１”レベル
（フリツプフロツプ４１の閾値電圧以上）になつ
て出力端が“０”、出力端Ｑが“１”になり、
比較出力端子３０は“１”になる。これに対して
VI＜VRのときには、コンデンサC2の方がコンデ
ンサC1よりも充電速度が速く、したがつてフリ
ツプフロツプ４１はセツト入力端Ｓがリセツト入
力端Ｒよりも早く“０”レベルになつて出力端Ｑ
が“０”、出力端が“１”になり、比較出力端
子３０は“０”レベルになる。
したがつて上述した第４図の比較器によれば、
Ｐチヤンネルトランジスタの閾値電圧をVTHPで表
わすと、トランジスタT1，T2に電流が流れる条
件、換言すれば比較可能な電圧レンジは（VDD−
｜VTHP｜）〜0Vになる。
Ｐチヤンネルトランジスタの閾値電圧をVTHPで表
わすと、トランジスタT1，T2に電流が流れる条
件、換言すれば比較可能な電圧レンジは（VDD−
｜VTHP｜）〜0Vになる。
上述したように本発明の比較器によれば、ダイ
ナミツク駆動型のCMOS比較回路を用いること
によつて、低消費電力であり、素子の設計が容易
であり、LSI化に適した比較器を提供できる。
ナミツク駆動型のCMOS比較回路を用いること
によつて、低消費電力であり、素子の設計が容易
であり、LSI化に適した比較器を提供できる。
第１図は従来の比較器を示す回路図、第２図は
本発明に係る比較器の一実施例を示す回路図、第
３図は第２図の動作を説明するために示す波形
図、第４図は本発明の他の実施例を示す回路図で
ある。 ２１，２１′……CMOS比較回路、２２，２９
……電源端子、２３……クロツク入力端子、２
６，４１……フリツプフロツプ、T1〜T6……ト
ランジスタ、C1，C2……コンデンサ。
本発明に係る比較器の一実施例を示す回路図、第
３図は第２図の動作を説明するために示す波形
図、第４図は本発明の他の実施例を示す回路図で
ある。 ２１，２１′……CMOS比較回路、２２，２９
……電源端子、２３……クロツク入力端子、２
６，４１……フリツプフロツプ、T1〜T6……ト
ランジスタ、C1，C2……コンデンサ。
Claims (1)
- 【特許請求の範囲】 １ 相補型絶縁ゲート電界効果トランジスタ
（CMOS）を用いて基準電圧VRと比較電圧VIとの
大小関係を比較する比較器において、第１電源端
子にそれぞれ一端が接続されたＰチヤンネルトラ
ンジスタT5，T6と、第２電源端子にそれぞれ一
端が接続されたＮチヤンネルトランジスタT3，
T4と、これらの各トランジスタのゲートにクロ
ツクパルスを供給する手段と、前記トランジスタ
T5，T3の各他端間およびトランジスタT6，T4の
各他端間にそれぞれ挿入され、それぞれのゲート
に対応して基準電圧VRおよび比較電圧VIが印加
される所定チヤンネルのトランジスタT1，T2と、
このトランジスタT1，T2のそれぞれ所定側の一
端に対応して一対の入力端が接続されるRSフリ
ツプフロツプとを具備することを特徴とする比較
器。 ２ 前記トランジスタT1，T2はＮチヤンネルで
あり、このトランジスタT1と前記Ｐチヤンネル
トランジスタT5との接続点Ａおよび上記トラン
ジスタT2と前記ＰチヤンネルトランジスタT6と
の接続点Ｂが各対応して前記フリツプフロツプの
一対の入力端に接続されてなることを特徴とする
特許請求の範囲第１項記載の比較器。 ３ 前記トランジスタT1，T2はＰチヤンネルで
あり、このトランジスタT1と前記Ｎチヤンネル
トランジスタT3との接続点Ａおよび上記トラン
ジスタT2と前記ＮチヤンネルトランジスタT4と
の接続点Ｂが各対応して前記フリツプフロツプの
一対の入力端に接続されてなることを特徴とする
特許請求の範囲第１項記載の比較器。 ４ 前記フリツプフロツプの一対の入力端と前記
第２電源端子との間にそれぞれ挿入接続されたコ
ンデンサC1，C2を具備することを特徴とする特
許請求の範囲第１項乃至第３項のいずれかに記載
の比較器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56033418A JPS57148418A (en) | 1981-03-09 | 1981-03-09 | Comparator |
| US06/354,031 US4461964A (en) | 1981-03-09 | 1982-03-02 | Voltage comparator using CMOS transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56033418A JPS57148418A (en) | 1981-03-09 | 1981-03-09 | Comparator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57148418A JPS57148418A (en) | 1982-09-13 |
| JPH0159772B2 true JPH0159772B2 (ja) | 1989-12-19 |
Family
ID=12386017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56033418A Granted JPS57148418A (en) | 1981-03-09 | 1981-03-09 | Comparator |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4461964A (ja) |
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-
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Also Published As
| Publication number | Publication date |
|---|---|
| US4461964A (en) | 1984-07-24 |
| JPS57148418A (en) | 1982-09-13 |
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