JPH043519A - ディジタル−アナログ変換器のバイポーラ零点における主要ビット遷移誤差を除去するための方法及び回路 - Google Patents
ディジタル−アナログ変換器のバイポーラ零点における主要ビット遷移誤差を除去するための方法及び回路Info
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- JPH043519A JPH043519A JP2404177A JP40417790A JPH043519A JP H043519 A JPH043519 A JP H043519A JP 2404177 A JP2404177 A JP 2404177A JP 40417790 A JP40417790 A JP 40417790A JP H043519 A JPH043519 A JP H043519A
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
- H03M1/0863—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of switching transients, e.g. glitches
-
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［０００１］
この発明は、ディジタル−アナログ変換器のバイポーラ
零点の近くに発生する雑音を除去するための技法に、更
に詳細にはバイポーラ零点における主要ビット遷移誤り
を除去するための技法に関係している。 ［０００２］
零点の近くに発生する雑音を除去するための技法に、更
に詳細にはバイポーラ零点における主要ビット遷移誤り
を除去するための技法に関係している。 ［０００２］
ディジタルオーディオ機器を製造するなめに１８ビツト
のディジタル−アナログ変換器が使用されている。ディ
ジタルオーディオ機器においては、可聴周波情報は、ア
ナログ信号の形式においてではなく、ディジタル形式で
表されている正弦波の内の選択点の極性及び振幅を表す
二進語の形式で記憶される。ＢＩＴＩ （最上位のビッ
ト）は通常正弦波データの極性を表し、そしてＢＩＴ２
〜１８は正弦波の振幅を表すようになっている。 ［０００３］ 最上位ビット（ＭＳＢ）は図２にｒＡＪで示した点にお
いて切り換わる。ＭＳＢ（すなわち、ＢＩＴＩ）のスイ
ッチングにより発生する誤差は、ディジタル−アナログ
変換器の最大のスイッチング誤差である。この誤差はバ
イポーラ零点の周りで発生する最小可聴周波信号の非常
に大きい割合であるので、この誤差をディジタル−アナ
ログ変換器のバイポーラ零（ＢＰＺ）点であるｒＡＪと
標識づけた点において発生させることは非常に不都合で
ある。これは、アナログ−ディジタル変換器によって発
生される可聴周波出力信号における認識可能なヒス音及
びひずみを生じさせる。 ［０００４］
のディジタル−アナログ変換器が使用されている。ディ
ジタルオーディオ機器においては、可聴周波情報は、ア
ナログ信号の形式においてではなく、ディジタル形式で
表されている正弦波の内の選択点の極性及び振幅を表す
二進語の形式で記憶される。ＢＩＴＩ （最上位のビッ
ト）は通常正弦波データの極性を表し、そしてＢＩＴ２
〜１８は正弦波の振幅を表すようになっている。 ［０００３］ 最上位ビット（ＭＳＢ）は図２にｒＡＪで示した点にお
いて切り換わる。ＭＳＢ（すなわち、ＢＩＴＩ）のスイ
ッチングにより発生する誤差は、ディジタル−アナログ
変換器の最大のスイッチング誤差である。この誤差はバ
イポーラ零点の周りで発生する最小可聴周波信号の非常
に大きい割合であるので、この誤差をディジタル−アナ
ログ変換器のバイポーラ零（ＢＰＺ）点であるｒＡＪと
標識づけた点において発生させることは非常に不都合で
ある。これは、アナログ−ディジタル変換器によって発
生される可聴周波出力信号における認識可能なヒス音及
びひずみを生じさせる。 ［０００４］
本願出願人が承知している最も近い従来技術においては
、ディジタル正弦波データを、各入力可聴周波語のある
ビット、例えばビット９に「１」を加えることによって
「シフト」し、従って図２における点ＩＡＪ力飄カミに
おいて水平点線５によって表したバイポーラ零レベルに
おいて発生しないようにする。これは、ＭＳＢスイッチ
ングの結果として発生するヒス音及びひずみを低減する
。しかしながら、正弦波データのディジタルシフト操作
は、入力が「フルスケール」値にあるならば、すなわち
入力が１からすべてなっているときには、このようなシ
フトがディジタル「過負荷」を発生するので、この問題
に対する完全に満足な解決策ではない。そのようなディ
ジタル過負荷は、アナログ出力における重大なひずみを
生じさせるので、それを発生しないようにすることが必
要である。この要件は、ＤＡＣのすべて「１」の「フル
スケール」入力を加えることを妨げるものである。従っ
て、ディジタル−アナログ変換器のダイナミックレンジ
のある部分は失われることになる。 ［０００５］ 従って、ディジタル−アナログ変換器における零点雑音
を低減するために、主要ビットシフト技法の欠点を回避
した回路及び技法を提供することが、この発明の目的で
ある。 ディジタル−アナログ変換器における零点雑音をそれの
ダイナミックレンジを減小させることなく低減すること
が、この発明の別の目的である。 主要ビット遷移に起因する低レベル直線性誤差を低減又
は回避することが、この発明の別の目的である。 ［０００６］
、ディジタル正弦波データを、各入力可聴周波語のある
ビット、例えばビット９に「１」を加えることによって
「シフト」し、従って図２における点ＩＡＪ力飄カミに
おいて水平点線５によって表したバイポーラ零レベルに
おいて発生しないようにする。これは、ＭＳＢスイッチ
ングの結果として発生するヒス音及びひずみを低減する
。しかしながら、正弦波データのディジタルシフト操作
は、入力が「フルスケール」値にあるならば、すなわち
入力が１からすべてなっているときには、このようなシ
フトがディジタル「過負荷」を発生するので、この問題
に対する完全に満足な解決策ではない。そのようなディ
ジタル過負荷は、アナログ出力における重大なひずみを
生じさせるので、それを発生しないようにすることが必
要である。この要件は、ＤＡＣのすべて「１」の「フル
スケール」入力を加えることを妨げるものである。従っ
て、ディジタル−アナログ変換器のダイナミックレンジ
のある部分は失われることになる。 ［０００５］ 従って、ディジタル−アナログ変換器における零点雑音
を低減するために、主要ビットシフト技法の欠点を回避
した回路及び技法を提供することが、この発明の目的で
ある。 ディジタル−アナログ変換器における零点雑音をそれの
ダイナミックレンジを減小させることなく低減すること
が、この発明の別の目的である。 主要ビット遷移に起因する低レベル直線性誤差を低減又
は回避することが、この発明の別の目的である。 ［０００６］
一実施例に従って簡単に説明すると、この発明は、Ｍ＋
Ｎビットのディジタル入力語を、低減した主要ビットス
イッチング誤差で、アナログ信号に変換するためのディ
ジタル−アナログ変換器を提供する。このディジタル−
アナログ変換器は、ディジタル入力語のＭ最上位ビット
を導く第１群のＭ入力導体、ディジタル入力語のＮ最下
位ビットを導く第２群のＮ入力導体、それぞれが第１群
の導体に接続されているＭ入力を持ったＭビットプラス
１加算器、及びディジタル入力語の最上位ビットを表す
信号を加算器のある入力に結合するための回路部を備え
ている。加算器にはＭの出力導体がある。第２群のＮ入
力導体における信号は、Ｍ出力導体における信号と共に
なって、第１のディジタル語とは値の異なったＭ＋Ｎビ
ットの中間ディジタル語を形成する。Ｍ＋ＮビットＤＡ
Ｃは、この中間ディジタル語を受けて、これの値に対応
する第１アナログ電流を発生する。第１ディジタル語の
最上位ビットに応答するスイッチ付き電流源は、アナロ
グ出力電流を発生するために第１アナログ電流と代数的
に加え合わせるオフセット電流を発生する。このオフセ
ット電流は、アナログ出力電流が第１ディジタル語の値
に精密に対応するような値を持っている。 ［０００７］
Ｎビットのディジタル入力語を、低減した主要ビットス
イッチング誤差で、アナログ信号に変換するためのディ
ジタル−アナログ変換器を提供する。このディジタル−
アナログ変換器は、ディジタル入力語のＭ最上位ビット
を導く第１群のＭ入力導体、ディジタル入力語のＮ最下
位ビットを導く第２群のＮ入力導体、それぞれが第１群
の導体に接続されているＭ入力を持ったＭビットプラス
１加算器、及びディジタル入力語の最上位ビットを表す
信号を加算器のある入力に結合するための回路部を備え
ている。加算器にはＭの出力導体がある。第２群のＮ入
力導体における信号は、Ｍ出力導体における信号と共に
なって、第１のディジタル語とは値の異なったＭ＋Ｎビ
ットの中間ディジタル語を形成する。Ｍ＋ＮビットＤＡ
Ｃは、この中間ディジタル語を受けて、これの値に対応
する第１アナログ電流を発生する。第１ディジタル語の
最上位ビットに応答するスイッチ付き電流源は、アナロ
グ出力電流を発生するために第１アナログ電流と代数的
に加え合わせるオフセット電流を発生する。このオフセ
ット電流は、アナログ出力電流が第１ディジタル語の値
に精密に対応するような値を持っている。 ［０００７］
図１には、１８ビツト・ディジタル−アナログ変換器回
路１を示している。これは、９ビツト＋１ビツト加算器
１１、ある標本化周波数ＣＬＯＣＫによってクロックす
る１９ビツトラツチ１２．１８ビツトＤＡＣ（ディジタ
ル−アナログ変換器）１３、演算増幅器２０及び帰還抵
抗１８からなる電流−電圧変換器、並びに定電流源１６
及びスイッチ１５からなるスイッチ付き電流源を含んで
いる。 ［０００８］ 加算器１１は、９ビツトの最下位のものに相当する重み
で到来ＭＳＢの反転値をその入力９ビツト値に加える。 例えば、到来ＭＳＢがｒＯＪであるならば、その最下位
ビットに等しい数を加える。 ［０００９］ 可聴周波正弦波データを表す１８ビツト語は、加算器１
１の９ビツト部分の対応する入力に９つの線２によって
加える一群の９最上位ビットを含んでいる。正弦波デー
タの９最下位ビットは、９つの線３によって１９ビツト
ラツチ回路１２の対応する入力に加える。最上位ビット
、すなわちＢＩＴＩはインバータ１０の入力に接続して
おり、このインバータの出力は導体７によって加算器１
１の１ビツト部分にそして又１９ビツトラツチ１２の一
つの入力に接続している。９ビツト＋１ピツ、ト加算器
１１の９出力２Ａは、１９ビツトラツチ１２の９つの対
応する入力に接続している。導体７に対応するラッチ１
２の出力は導体８によってスイッチ１５の制御電極に接
続している。１９ビツトラツチ回路１２の他の１８ビツ
ト出力は、９つの導体２Ａに対応する９つの導体の群２
Ｂ及び入力導体３に対応する９つの導体の群３Ａによっ
て１８ピツ）ＤＡＣ１３の対応する入力に接続している
。 ［００１０］ ＤＡＣ１３の出力は、導体１７によってスイッチ１５の
一方の端子に接続し、そしてこのスイッチの他方の端子
は定電流源１６が供給する定電流よりＩＴ９を受けるよ
うに接続している。導体１７は又演算増幅器２０の反転
入力に接続し、そしてそれの非反転入力は接地に接続し
ている。帰還抵抗１８は出力端子Ｖ。と導体１７との間
に接続しており、従って導体１７に発生した正味のアナ
ログ電流を出力電圧Ｖ。（。。ＲＲＥ。、Ｅ、）に変換
する。このように、可聴周波正弦波データの最上位９ビ
ツトは、９人カビット加算器１１に加え、そしてそのＭ
ＳＢは、反転して正弦波入力データのＭＳＢ部分を「デ
ィジタル的にシフトさせる」ために使用する。９ビツト
プラス１ビツト加算器１１のＬＳＢ入力に加えるそのイ
ンバータ１０の出力は又、スイッチ付きアナログ電流源
１５．１６を制御するために使用する。尚、ＢＩＴＩ、
すなわちＭＳＢは加算が行われるときには常にＯである
ので、９ビツトプラス１ビツト加算器は決して過負荷に
はならない。 ［００１１］ 、１９ビツトラツチ１２のその最上部ビットの出力は、
導体８によって、定電流■８工、９をＤＡＣ出力導体１
７へ切り換えるスイッチ１５の制御端子に加える。スイ
ッチ１５は、ＢＩＴＩがｒＯＪ状態にあるときに電流源
１６を導体１７に接続する。 ［００１２］ 定電流よりＩＴ９の大きさは、ＢＩＴ９が「１」状態で
あり且つ他のビットのすべてが「Ｏ」状態にあるならば
ＤＡＣ１３がその出力に発生するであろうものと同じ値
を持ったオフセット電流■ を発生するように選
択しである。それゆ０ＦＦＳＥＴゝ え、本発明に従って、上述のディジタルビット・シフト
操作をＭＳＢビットすなわちＢＩＴＩによって発生させ
て、９ビツト＋１ビツト加算器１１に加える。それゆえ
、■ を発生するための■ＢＩＴ９の選択的スイッ
チングは、そのディジＦＦ５ＥＴ タルビット・シフト操作によって発生したアナログ出力
電流におけるシフトの補正を生じることになり、従って
出力Ｖｏは不変のままとなる。 ［００１３］ 図１における電流■ は、図２に示した波形を持っ
ており、ＢＩＴＩが「ＦＦ５ＥＴ １」であるときには高レベルにあり、それは、１８ビツ
トＤＡＣ１３が発生する出力電流へ９ビツトプラス１ビ
ツト加算器１１が導入するＢＩＴ９ディジタルオフセッ
トによって生ずる出力電流シフトと同じ大きさであるが
反対の極性を持っている。 ［００１４］ 図２のＩＡＮＡＬＯＧ波形において、点線３１は、９ビ
ットプラス１ビット加算器１１が発生する１８ビット可
聴周波正弦波データの上記のディジタルシフトの結果と
してＤＡＣ１３が発生する、出力電流における半サイク
ルシフトを示している。図２における実線３０は、切り
換えた電流■３工、とＤＡＣ１３が発生する出力電流と
の加合せから生じる、アナログ電流におけるオフセット
「アナログ」シフトを示している。明らかに、「アナロ
グ」シフト３０は、「ディジタル」シフト３１に等しく
且つ反対であるので、これを補償し、従って最終的結果
は正常に見える正弦波となる。 ［００１５］ 別の方法として、アナログ電流を加算にし且つディジタ
ルシフトを減算にしてもよいであろう。図３はそのよう
な構成を示しており、これにおいては電流源１６Ａは、
■ をＤＡＣ１３の出力へではなく、これから流れ
出させるようにＦＦ５ＥＴ しである。 ［００１６］ その結果、ＭＳＢ遷移は、図２において記号ｒＢＪで示
した点において実際に発生し、ここでは、ＭＳＢスイッ
チングが引き起こす遷移が図２において示したようなバ
イポーラ零点において発生した場合の状況よりもはるか
に小さい、正弦波信号Ｖｏの認識可能なひずみしか生じ
ない。この発明の改良により、ディジタル「過負荷」の
ない、従ってディジタル入力のダイナミックレンジにお
ける制限のない、約０． ６％の値を持った「全高調波
ひずみプラス雑音」が測定される結果となっている。従
って、図１に示した回路の出力に発生するｖＯ（ｃＯＲ
ＲＥＣＴＥＤ）の実線は、過負荷状態を回避したものと
なっている。
路１を示している。これは、９ビツト＋１ビツト加算器
１１、ある標本化周波数ＣＬＯＣＫによってクロックす
る１９ビツトラツチ１２．１８ビツトＤＡＣ（ディジタ
ル−アナログ変換器）１３、演算増幅器２０及び帰還抵
抗１８からなる電流−電圧変換器、並びに定電流源１６
及びスイッチ１５からなるスイッチ付き電流源を含んで
いる。 ［０００８］ 加算器１１は、９ビツトの最下位のものに相当する重み
で到来ＭＳＢの反転値をその入力９ビツト値に加える。 例えば、到来ＭＳＢがｒＯＪであるならば、その最下位
ビットに等しい数を加える。 ［０００９］ 可聴周波正弦波データを表す１８ビツト語は、加算器１
１の９ビツト部分の対応する入力に９つの線２によって
加える一群の９最上位ビットを含んでいる。正弦波デー
タの９最下位ビットは、９つの線３によって１９ビツト
ラツチ回路１２の対応する入力に加える。最上位ビット
、すなわちＢＩＴＩはインバータ１０の入力に接続して
おり、このインバータの出力は導体７によって加算器１
１の１ビツト部分にそして又１９ビツトラツチ１２の一
つの入力に接続している。９ビツト＋１ピツ、ト加算器
１１の９出力２Ａは、１９ビツトラツチ１２の９つの対
応する入力に接続している。導体７に対応するラッチ１
２の出力は導体８によってスイッチ１５の制御電極に接
続している。１９ビツトラツチ回路１２の他の１８ビツ
ト出力は、９つの導体２Ａに対応する９つの導体の群２
Ｂ及び入力導体３に対応する９つの導体の群３Ａによっ
て１８ピツ）ＤＡＣ１３の対応する入力に接続している
。 ［００１０］ ＤＡＣ１３の出力は、導体１７によってスイッチ１５の
一方の端子に接続し、そしてこのスイッチの他方の端子
は定電流源１６が供給する定電流よりＩＴ９を受けるよ
うに接続している。導体１７は又演算増幅器２０の反転
入力に接続し、そしてそれの非反転入力は接地に接続し
ている。帰還抵抗１８は出力端子Ｖ。と導体１７との間
に接続しており、従って導体１７に発生した正味のアナ
ログ電流を出力電圧Ｖ。（。。ＲＲＥ。、Ｅ、）に変換
する。このように、可聴周波正弦波データの最上位９ビ
ツトは、９人カビット加算器１１に加え、そしてそのＭ
ＳＢは、反転して正弦波入力データのＭＳＢ部分を「デ
ィジタル的にシフトさせる」ために使用する。９ビツト
プラス１ビツト加算器１１のＬＳＢ入力に加えるそのイ
ンバータ１０の出力は又、スイッチ付きアナログ電流源
１５．１６を制御するために使用する。尚、ＢＩＴＩ、
すなわちＭＳＢは加算が行われるときには常にＯである
ので、９ビツトプラス１ビツト加算器は決して過負荷に
はならない。 ［００１１］ 、１９ビツトラツチ１２のその最上部ビットの出力は、
導体８によって、定電流■８工、９をＤＡＣ出力導体１
７へ切り換えるスイッチ１５の制御端子に加える。スイ
ッチ１５は、ＢＩＴＩがｒＯＪ状態にあるときに電流源
１６を導体１７に接続する。 ［００１２］ 定電流よりＩＴ９の大きさは、ＢＩＴ９が「１」状態で
あり且つ他のビットのすべてが「Ｏ」状態にあるならば
ＤＡＣ１３がその出力に発生するであろうものと同じ値
を持ったオフセット電流■ を発生するように選
択しである。それゆ０ＦＦＳＥＴゝ え、本発明に従って、上述のディジタルビット・シフト
操作をＭＳＢビットすなわちＢＩＴＩによって発生させ
て、９ビツト＋１ビツト加算器１１に加える。それゆえ
、■ を発生するための■ＢＩＴ９の選択的スイッ
チングは、そのディジＦＦ５ＥＴ タルビット・シフト操作によって発生したアナログ出力
電流におけるシフトの補正を生じることになり、従って
出力Ｖｏは不変のままとなる。 ［００１３］ 図１における電流■ は、図２に示した波形を持っ
ており、ＢＩＴＩが「ＦＦ５ＥＴ １」であるときには高レベルにあり、それは、１８ビツ
トＤＡＣ１３が発生する出力電流へ９ビツトプラス１ビ
ツト加算器１１が導入するＢＩＴ９ディジタルオフセッ
トによって生ずる出力電流シフトと同じ大きさであるが
反対の極性を持っている。 ［００１４］ 図２のＩＡＮＡＬＯＧ波形において、点線３１は、９ビ
ットプラス１ビット加算器１１が発生する１８ビット可
聴周波正弦波データの上記のディジタルシフトの結果と
してＤＡＣ１３が発生する、出力電流における半サイク
ルシフトを示している。図２における実線３０は、切り
換えた電流■３工、とＤＡＣ１３が発生する出力電流と
の加合せから生じる、アナログ電流におけるオフセット
「アナログ」シフトを示している。明らかに、「アナロ
グ」シフト３０は、「ディジタル」シフト３１に等しく
且つ反対であるので、これを補償し、従って最終的結果
は正常に見える正弦波となる。 ［００１５］ 別の方法として、アナログ電流を加算にし且つディジタ
ルシフトを減算にしてもよいであろう。図３はそのよう
な構成を示しており、これにおいては電流源１６Ａは、
■ をＤＡＣ１３の出力へではなく、これから流れ
出させるようにＦＦ５ＥＴ しである。 ［００１６］ その結果、ＭＳＢ遷移は、図２において記号ｒＢＪで示
した点において実際に発生し、ここでは、ＭＳＢスイッ
チングが引き起こす遷移が図２において示したようなバ
イポーラ零点において発生した場合の状況よりもはるか
に小さい、正弦波信号Ｖｏの認識可能なひずみしか生じ
ない。この発明の改良により、ディジタル「過負荷」の
ない、従ってディジタル入力のダイナミックレンジにお
ける制限のない、約０． ６％の値を持った「全高調波
ひずみプラス雑音」が測定される結果となっている。従
って、図１に示した回路の出力に発生するｖＯ（ｃＯＲ
ＲＥＣＴＥＤ）の実線は、過負荷状態を回避したものと
なっている。
【図１】
本発明のディジタル−アナログ変換器の構成図である。
【図２】
本発明、及び従来技術の諸問題を説明するのに有効なタ
イミング図である。
イミング図である。
【図３】
図１の本発明の代替実施例の部分的構成図である。
１ ディジタル−アナログ変換器
０ インバータ
５ スイッチ
６ 定電流源
８ 帰還抵抗
０ 演算増幅器
バイポーラ零点
０ アナログシフト
１ ディジタルシフト
ＭＳＢ遷移
図面
１季開平４−３５１９（１１）
【図２１
【図３】
１Ｎ開平４−３５１９ （１３）
Claims (9)
- 【請求項１】低減した主要ビットスイッチング誤差でＭ
＋Ｎビットの第１ディジタル語をアナログ信号に変換す
るためのディジタル−アナログ変換器であって、 （ａ）前記第１ディジタル語のＭ最上位ビットを導く第
１群のＭ入力導体、（ｂ）前記第１ディジタル語のＮ最
下位ビットを導く第２群のＮ入力導体、（ｃ）各入力が
それぞれ前記第１群の導体に接続しているＭ入力を備え
たＭビットプラス１ビット加算器、 （ｄ）前記第１ディジタル語の最上位ビットを表す信号
を前記加算器のある入力に結合するための手段であって
、前記加算器がＭ出力導体を備えており、前記第２群の
Ｎ入力導体の信号が、前記加算器の前記Ｍ出力導体の信
号と共になって、前記第１ディジタル語とは値の異なっ
たＭ＋Ｎビットの第２ディジタル語を構成するようにな
っている前記の結合手段、 （ｅ）前記第２ディジタル語を受けてこれの値に対応す
る第１アナログ電流を発生するＭ＋ＮビットＤＡＣ、 （ｆ）前記第１ディジタル語の前記最上位ビットに応答
してオフセット電流を発生し、このオフセット電流を前
記第１アナログ電流と加え合わせて第２アナログ電流を
発生するスイッチ付き電流源であって、前記オフセット
電流が前記加算器の前記ある入力に起因する前記第１ア
ナログ電流におけるシフトと大きさが等しく且つ極性が
反対の値を持っており、従って前記第２アナログ電流が
前記第１ディジタル語の値に対応するようになっている
前記のスイッチ付き電流源、を備えている前記のディジ
タル−アナログ変換器。 - 【請求項２】前記結合手段が、前記第１ディジタル語の
前記最上位ビットを受けるように接続した入力及び前記
加算器の前記ある入力に接続した出力を持ったインバー
タを備えている、請求項１のディジタル−アナログ変換
器。 - 【請求項３】前記Ｍ出力導体に接続した複数の入力、及
び前記第２群の前記Ｎ入力導体に接続した複数の入力、
及び前記ＤＡＣのＭ＋Ｎ入力にそれぞれ接続した複数の
出力を持ったラッチ回路を備えている、請求項１のディ
ジタル−アナログ変換器。 - 【請求項４】前記ラッチがＭ＋Ｎ＋１ビットラッチであ
り、前記ラッチの一つのビットが前記第１ディジタル語
の前記最上位ビットを表す信号を受けるように結合して
いる、請求項３のディジタル−アナログ変換器。 - 【請求項５】前記スイッチ付き電流源が、定電流源及び
この電流源と直列に接続したスイッチからなっていて、
この直列スイッチが前記インバータの出力に応答して制
御される、請求項２のディジタル−アナログ変換器。 - 【請求項６】前記スイッチ付き電流源の電流が前記第１
アナログ電流におけるシフトの期間中だけ前記ＤＡＣの
出力導体へ流れ込む、請求項１のディジタル−アナログ
変換器。 - 【請求項７】前記スイッチ付き電流源の電流が前記第１
アナログ電流におけるシフトの期間中だけ前記ＤＡＣの
出力導体から流れ出る、請求項１のディジタル−アナロ
グ変換器。 - 【請求項８】Ｍ最上位ビット及びＮ最下位ビットの第１
ディジタル語を、低減した主要ビットスイッチング誤差
でアナログ信号に変換するための方法であって、 （ａ）前記Ｍ最上位ビットをＭビットプラス１ビット加
算器のＭ最上位ビットに加える段階、 （ｂ）最上位ビットを表す信号を前記加算器のある入力
に加える段階、（ｃ）前記加算器のＭ出力をＭ＋Ｎビッ
トＤＡＣのＭ最上位ビットに加え且つ前記Ｎ最下位ビッ
トを前記ＤＡＣのＮ最下位ビットに加える段階、（ｄ）
前記ＤＡＣを動作させて、前記加算器の前記Ｍ出力及び
前記Ｎ最下位ビットの状態に対応する第１アナログ電流
を発生し、且つスイッチ付き電流源を前記最上位ビット
に応答して動作させてオフセット電流を発生する段階、
並びに（ｅ）前記オフセット電流を前記第１アナログ電
流と代数的に加え合わせて第２アナログ電流を発生する
段階であって、前記オフセット電流が、前記加算器の前
記ある入力への前記最上位ビットの印加に起因して前記
第１アナログ電流において発生したシフトと大きさが等
しく且つ極性が反対の値を持っており、従って前記第２
アナログ電流が前記第１ディジタル語の値に対応してい
る前記の段階、を含んでいる前記の方法。 - 【請求項９】Ｍビットの第１ディジタル語を、低減した
主要ビットスイッチング誤差でアナログ信号に変換する
ためのディジタル−アナログ変換器であって、 （ａ）前記第１ディジタル語を導く一群のＭ入力導体、
（ｂ）各入力がそれぞれ入力導体に接続しているＭ入力
を持った、Ｍビットマイナス１ビット加算器、 （ｃ）前記第１ディジタル語の最上位ビットを表す信号
を前記加算器のある入力に結合するための手段であって
、前記加算器がＭ出力導体を持っており、前記加算器の
前記Ｍ出力導体における信号が、前記第１ディジタル語
とは値の異なったＭビットの第２ディジタル語を構成す
るようになっている前記の結合手段、（ｄ）前記第２デ
ィジタル語を受けてこれの値に対応する第１アナログ電
流を発生するＭビットＤＡＣ、 （ｅ）前記第１ディジタル語の最上位ビットに応答して
オフセット電流を発生し、このオフセット電流を前記第
１アナログ電流と代数的に加え合わせて第２アナログ電
流を発生するスイッチ付き電流源であって、前記オフセ
ット電流が、前記加算器の前記ある入力に起因する前記
第１アナログ電流におけるシフトと大きさが等しく且つ
極性が反対の値を持っており、従って前記第２アナログ
電流が前記第１ディジタル語の値に対応するようになっ
ている前記のスイッチ付き電流源、を備えている前記の
ディジタル−アナログ変換器。
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