JPH0435213A - フィルタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ビデオ信号帯域のディジタルフィルタに関し
、特に演算器を入力データの標本化周波数の整数倍の周
波数で多重使用するディジタルフィルタに関するもので
ある。

〔従来の技術〕

ディジタルフィルタとして多く用いられるトランスバー
サル・フィルタの構成を第２図に示す。

第２図のトランスバーサル・フィルタは、シフト・レジ
スタ１１に代表される信号に遅延を与える手段と、シフ
ト・レジスタ１１の遅延量の異なる各段の高力信号に各
々対応したタップ利得を乗する複数の乗算器３１と、各
乗算器３１の出力の総和をとる加算器４１からなる。複
数の乗算器３１をまとめて乗算器群３１０と表している
。これ以外にも、遅延手段と乗算器、加算器の組合せに
より信号処理を行う種々のディジタルフィルタが知られ
ている。以下、このようなディジタルフィルタが入力信
号に対して行う処理をフィルタリング処理とよぶ。

ビデオ信号帯域では標本化周波数ｆｓが標準化されてい
る。例えば、ＮＴＳＣ方式の標本化周波数ｆｓは、色副
搬送波周波数ｆｓｃの４倍の周波数の１４．３（ＭＨｚ
）である。このとき標本化周期ｔｓ（＝１／ｆｓ）は７
０（ｎｓ）となる。すなわち、ビデオ信号帯域で上記ト
ランスバーサル・フィルタを構成した場合、シフト・レ
ジスタ１１の各段には、７０（ｎｓ）毎に次の信号が現
れることになる。

一方、半導体回路技術の進歩に伴い、加算器・乗算器等
の演算器は演算速度の向上が著しい。例えば８（ｎｓ）
の８ビット×８ビット乗算器も実現可能である。

〔発明が解決しようとする課題〕

第２図のトランスバーサル・フィルタは、各タップに対
して各々一つの乗算器を備えている。上述の乗算器を使
用した場合、シフト・レジスタ１１の各段の信号が確定
してから乗算結果出力までが８（ｎｓ）で終わってしま
い、各段に次の信号が現れるまで６２（ｎｓ）の期間は
全乗算器を動作させないことになり、非効率的である。

この問題を解決するために、特開昭６３−１２５８に示
すような演算器多重使用が提案されている。入力信号の
標本化周波数のｎ倍の周波数で演算器を動作させること
により、１標本化周期に１個の演算器でｎ個のデータに
対する演算を行うものである。ｎ個の演算器が１個の演
算器に置き換えられるため回路規模が低減される。しか
し、上記従来の多重方式では、デバイスの性能のみに依
存する演算器の動作速度で多重の回数が規定されていた
。

そのため回路規模の低減が不十分であるという問題があ
った。

本発明の目的は、回路技術によってさらに多重回数を向
上し、上記従来例よりもさらに回路規模の小さいフィル
タ回路を提供することである。

〔課題を解決するだめの手段〕

本発明は、上記目的を達成するため、入力信号の標本化
周波数がｆ３であるフィルタ回路を、複数のフィルタ回
路ユニットと、その各出力の総和をとる加算器で構成し
、入力信号を何桁かずつのデータに分割して、各データ
を各々別のフィルタ回路ユニットで並列に処理する。各
フィルタ回路ユニットにおいては、演算器を標本化周波
数ｆｓの整数倍の周波数で動作させ多重使用する。

〔作用〕

ビデオ入力信号を複数のデータに分割したため、個々の
データのビット数が分割前より小さくなり、各データを
処理する個々のフィルタ回路（ユニット）における個々
の乗算器の演算時間・回路規模共に削減できる。このた
め、乗算器・加算器を含んだ演算器の多重使用回数を上
げることができるので演算器の数をさらに削減でき、結
果としてフィルタ回路全体の回路規模を削減できること
になる。この動作について以下に述べる。

今、２進８ビツトの入力信号を２分割した例について説
明する。フィルタの時系列入力、出力をそれぞれａ、ｂ
とし、フィルタで実現しようとする伝達関数をＨ（ｚ）
とする。ここで、ａ工、ａ２をそれぞれａの上位、下位
の４ビツトとし、ａ＝２’ａ□＋８２ と表す。フィルタの入出力データａ、ｂは、伝達関数Ｈ
（ｚ）を用いて以下のように展開される。

ｂ＝Ｈ（ｚ）ａ ＝Ｈ（ｚ　）（２’　ａ　ｘ　＋　ａ　２）＝　２’Ｈ
（ｚ）ａ、＋Ｈ（ｚ）ａ２ 本発明では、 ｂ工＝Ｈ（ｚ）ａよ り２＝Ｈ（ｚ）ａ。

として、ｂ工ｙ　ｂ２を伝達関数Ｈ（ｚ）である２個の
フィルタで求めておき、 ｂ＝２’ｂ１＋ｂ２ の加算により所望の出力すを得る。

このような一連の処理は、入力ａ工ｒ　ａ、を、同じ伝
達特性を有する２個のフィルタでそれぞれフィルタリン
グを施したのち、出力ｂ工に２４の重み付けをした値と
出力ｂ２を加え合わせることで行える。また、２進数に
おいて２を乗することは１ビツト上位にシフトすること
に相当するので、２４の重み付けは４ビツトシフトして
接続することによって処理できる。

上記の処理は、入力ａに対し出力すを出力するようなフ
ィルタを実現するときに複数ビットの入力ａをｍ分割す
る場合に拡張できる。

いま、ａを上位（または下位）から順に何ビットかずつ
に分割（必ずしも等分である必要はない）して得られた
ｍ個のデータをａ□〜ａ、とする。このとき所望の出力
すを得るには、２分割の場合と同様に、同じ伝達特性を
有する（シフト・レジスタの各段の出力に対するタップ
利得がそれぞれ等しい）複数のフィルタ回路ユニットで
各データごとにフィルタリングを施し、その各フィルタ
出力ｂ□〜ｂ、を、それぞれの入力に応じた重み付けを
して加え合わせればよい。分割した各データのビット数
が等しい場合には、全く同じ構成のフィルタ回路ユニッ
トで全データを処理できる。

〔実施例〕

本発明の第１の実施例を第１図に示す。第１図のフィル
タ回路は、ｍ個のフィルタ回路ユニット６１と、各フィ
ルタ回路ユニット６１の出力ｂ１〜ｂ、をそれぞれ適当
な重み付けののち加え合わせる加重加算器４２からなる
。各フィルタ回路ユニット６１は、シフト・レジスタ１
２と、主として乗算・加算を行う演算部５１から構成さ
れる。

上記シフト・レジスタ１２、演算部５１は、それぞれｆ
ｓ＋ｎｆｓで動作する。各フィルタ回路ユニット６１の
シフト・レジスタ１２には、入力信号ａを分割して作成
されたデータａ工〜ａ１がそれぞれ入力される。

ビデオ入力信号ａを分割することにより作成されたデー
タａ工〜ａ、はそれぞれ別のフィルタ回路ユニット６１
のシフト・レジスタ１２に入力される。各フィルタ回路
ユニット６１の演算部５１では、上記シフト・レジスタ
１２の各段の出力のうち遅延量の異なる複数の出力信号
に対し各々対応するタップ利得を乗じてその乗算結果の
総和を求める演算を１標本化周期ｔ　ｓ　（＝＝　１　
／　ｆ　ｓ）開銀にｎ回行う。その結果は１標本化周期
ｔｓ（＝１／ｆｓ）の間積算されｔｓ毎に各フィルタ回
路ユニット６１から出力される。各演算部５１の出力は
それぞれのフィルタ回路ユニット６１の出力ｂ工〜ｂ、
として出力され、加重加算器４２によって各フィルタ回
路ユニット６１の各入力の重みに応じた重み付けを施し
て加え合わされ、標本化周期ｔｓ毎にフィルタ回路出力
として出力される。

次に、本発明をテレビジョン信号のゴースト除去フィル
タに適用した複数の実施例について説明する。ゴースト
除去フィルタは、一般にタップ数が極めて多く、回路規
模低減の要求が非常に強いためである。

テレビジョン受像機は、放送局の送信アンテナからの直
接波と、何らかの対象物に反射した電波を同時に受信す
る。このため、受信された画像にゴーストと呼ばれる障
害が発生することがある。

従来、上述のようなゴーストを除去するために、各種の
ゴースト除去装置が開発されている。第３図にその一例
を示す。受信アンテナ１により受信されたテレビジョン
信号から任意のチャネルの信号がチューナ２によって選
択され、復調回路３で復調されたのちゴースト除去装置
４でゴースト成分を除去される。ゴースト除去装置４は
第４図に示すように構成され、ビデオ入力信号にゴース
ト除去フィルタ５でフィルタリングを施した信号を加え
ることによりゴースト除去を行う。ゴースト除去フィル
タ５のタップ利得・位置は、タップ利得・位置制御回路
６によって制御される。

受信アンテナが受信するテレビジョン信号（ま直接波と
反射波の線形加算であるから、ゴースト除去フィルタと
しては、第２図に示すようなトランスバーサル・フィル
タを用いればよし１゜従って本発明のフィルタ回路はゴ
ースト除去フィル５番こも適用できる。

一般的なゴーストに対応するには数百りｙプのトランス
バーサル・フィルタを構成する必要がある。しかし、ゴ
ースト除去フィルタでは、実際Ｉまシフト・レジスタの
各段の出力信号に対するタップ利得の大半がＯであるた
め、全段の出力信号に対して演算を行う必要はない。

以下、本発明の実施例として、ゴーストの最大遅延が標
本化周期ｔ５の５１２倍で、タップ数が１２８のゴース
ト除去フィルタを実施した例について説明する。

本発明の第２の実施例を第５図に示す。第５図に示すフ
ィルタ回路は、上位桁用・下位桁用の２個のフィルタ回
路ユニット６２と、上位桁用フィルタ回路ユニット６２
の出力に２４の重み付けをして両フィルタ回路ユニット
６２の出力の和を求める加重加算器４３よりなる。

各フィルタ回路ユニット６２は、シフト・レジスタ１２
と演算部５２からなる。演算部５２は、シフト・レジス
タ１２の遅延量の異なる各段の出力から１本ずつ取り出
した複数の信号線と乗算器群３２０を接続するタップ切
り換え回路２１と、タップ切り換え回路２１の複数の出
力信号に乗算を施す乗算器群３２０と１乗算器群３２０
の複数の乗算結果の総和を求めさらにその総和をｔｓの
間積算する加算器４４から構成される。乗算器群３２０
は複数の乗算器３２からなる。

ビデオ入力信号及び各タップ利得は、２の補数表示され
た８ビツトの２進数であり、このうちビデオ入力信号を
上位５ビツトと下位４ビツトに分割して処理する。最上
位から５ビツト目の信号は上位と下位の両方の処理に必
要であるため重複している。この理由は後で詳述する。

従来例で取り上げた８ビツト×８ビツトの乗算器は動作
の限界周波数が８ｆｓまでであったが、本実施例の５ピ
ント×８ピントの乗算器３２では演算語長が短いため１
２ｆｓまで可能である。最大遅延が標本化周期の５１２
倍で、その除去に必要とされるフィルタのタップ数が１
２８以下のゴーストに対応するためには、乗算器３２は
（１２８タップ／１２回多重＝）１１個必要である。乗
算器３２を１１個備えることによって、結局、（１１個
×１２回多重＝）１３２タンプまで本回路で対応できる
ことになる。

タップ切り換え回路２１は、シフト・レジスタ１２の全
出力信号線２５６０本（５ビット／段×５１２段）から
１１個の乗算器３２に接続する５５本（５ビット／乗算
器×１１乗算器）を選択するクロスバ−スイッチで構成
される。ｔｓ／１２毎に、シフト・レジスタ１２の遅延
量の異なった出力の信号線が乗算器群３２０に接続され
る。

乗算器群３２０を構成する１１個の乗算器３２は、それ
ぞれ入力されたビデオ信号に対応するタップ利得を乗じ
て各々乗算結果として出力する。

上記乗算結果の総和は、加算器４４によって各フィルタ
回路ユニット６２毎に求められ、１２回積算されたのち
フィルタ回路出力として出力される。

乗算器３２、加算器４４に適用する演算方式としては、
それぞれ２次のブース・アルゴリズム。

Ｗａｌｌａｃｅ　ｔｒｅｅ方式を採用する。これに関連
して回路構成の詳細について以下に説明する。

乗数であるビデオ入力信号をＹとすると、Ｙは８ビツト
の２の補数表示で与えられるので、Ｙ”−２７ｙ７”２
’ｙｓ”２５ｙｓ”２’Ｙ＊”２’ｙ：＋”２２ｙｚ”
２１ｙｘ”２°Ｙ。

・・・（１） と表される。このとき被乗数であるタップ利得をＸとす
ると、ＸとＹの積Ｐは２次のブース・アルゴリズムを適
用して、次式のように４個の部分積ＰＰｚ〜ＰＰ４の和
で表される。

Ｐ”ＸＹ”Ｘ（−２ｙｖ”ｙｉ”３’ｓ）２’Ｘ（−２
ｙｉ＋ｙ４”ｙ３）２’＋Ｘ（−２ｙａ”ｙｚ”ｙｌ）
２”＋Ｘ（−２°ｙｘ”ｙａ）２゜＝２’（ＰＰｚ”Ｐ
Ｐｚ）＋ＰＰ３”ＰＰ＋　　　　　　　　　　　　°−
（２）ただし、 ｐｐｚ＝Ｘ（−２ｙ７＋ｙｓ＋ｙｓ）２”　　−（３）
Ｐｐｚ＝Ｘ（Ｚ　ｙｓ＋ｙ＊＋ｙａ）２°　・・・（４
）ｐ　ｐａ＝Ｘ（−２ｙａ＋ｙｔ＋　ｙｘ）２”　　　
・・・（５）ＰＰ４＝Ｘ（−２°ｙ工＋ｙ０）２°　　
　　　・・・（６）次に、式（２）を上位部分積Ｐｈと
下位部分積Ｐｇに分けて、以下のように表す。

ｐ　＝　２　’　Ｐ　ｈ　＋　Ｐ　ｍ　　　　　　　　
　　　・・・（７）ただし、 Ｐｈ＝ｐ　Ｐｘ＋　Ｐ　Ｐ２　　　　　　　　　　・・
・（８）Ｐ露”ＰＰ３＋ＰＰ４　　　　　　　　　・・
・（９）式（３）〜（９）より、上位部分積Ｐｈ、下位
部分積Ｐａを求めるには、それぞれ、被乗数Ｘと乗数Ｙ
の上位５ビツト、被乗数Ｘと乗数Ｙの下位４ビツトの情
報が必要であることがわかる。

第２図のトランスバーサル・フィルタにおいて、係数Ｃ
Ｉを乗する１番目の乗算器の出力をｐｔ（ただしｉ　＝
Ｏ〜ｎ）とすると、上式と同様に、Ｐ　ｔ　”　２　’
　Ｐい＋Ｐｉｔ　　　　　　　　　・・・（１０）と書
ける。ただし、Ｐｉｈ、　Ｐ、＊は、それぞれ、ｉ番目
の乗算器の上位部分積、下位部分積である。

フィルタ出力は、全乗算器の出力の総和Ｓとして求めら
れ、 ５＝ｐｏ＋ｐ１＋−−＋ｐ。

”（２’ｏｈ＋Ｐａ１）＋（２’ｘｈ＋Ｐｘａ）＋＝・
＋（２’ｎｈ　＋　Ｐ　ｎｚ） ＝２’（Ｐａｈ＋Ｐ１ｈ＋−＋Ｐｎｈ）＋　（Ｐｏａ＋
　Ｐ、ａ＋　−＋　Ｐｎｔ）＝　２　’　Ｓ　ｈ　＋　
Ｓ　ｔ　　　　　　　　　　　・・・（１１）ただし、 ５ｈ＝ｐ０ｈ＋Ｐｘｈ＋−＋Ｐｎｈ　　　　　　−（１
２）Ｓ＊＝　Ｐ、ｔ＋　Ｐｘｔ＋・・・＋　Ｐｎｔ　　
　　　・・・（１３）となる。すなわち、上位部分積Ｐ
ｌｈの総和Ｓｈ　と下位部分積Ｐａｔの総和Ｓ、をそれ
ぞれ求め、Ｓｈに２４を乗じたのち両者を加え合わせれ
ばフィルタ出力Ｓが求められることがわかる。

第５図のフィルタ回路において、Ｓｈ、Ｓ−はそれぞれ
上位、下位桁用フィルタ回路ユニット６２により求めら
れる。上位、下位桁用フィルタ回路ユニット６２の各シ
フト・レジスタ１２には、ビデオ入力信号ａの８本の信
号線ｙ、〜ｙ７のうち、それぞれｙ、〜ｙ７の５本、ｙ
０〜ｙ、の４本が接続される。

第５図のフィルタ回路に用いる乗算器群３２０を構成す
る乗算器３２の構成例を第６図に示す。

乗算器３２は部分積作成回路３６と加算器３７よりなる
。部分積作成回路３６は、２個のブース・エンコーダ３
４．２段のブース・デコーダ群３５．１２タップ分のタ
ップ利得を格納しておく係数レジスタ３３からなる。加
算器３７では、２段のブース・デコーダ群３５の出力の
和を求める。

各ブース・エンコーダ３４では、タップ切り換え回路２
１から乗算器３２へ入力される５ビツト（または４ビツ
ト）の信号ｄのうち３ピツｋ（または２ビツト）のデー
タｄ□ｔ　ｄ２から、上記係数の括弧部の値（２Ｙ　７
　＋　’／　Ｇ　＋　’／　ｓ　）〜（−２°ｙｘ＋ｙ
ｏ）に応じたブース・コードｆ工ｌ　ｆ２をそれぞれ生
成する。たとえば、第５図の上位桁用フィルタ回路ユニ
ット６２においてはｙ３〜ｙ７の５ビツトがらｙ、〜’
／ｓ＋Ｖｓ〜ｙ７の各３ビツトが各ブース・エンコーダ
３４に入力され、それぞれ（２ｙｓ＋ｙ４＋ｙ、）、（
−２ｙ７＋ｙＧ＋ｙｓ）に応じたブース・コードが各ブ
ース・エンコーダ３４で生成される。このように生成さ
れたブース・コードは、各々対応するブース・デコーダ
群３５に対して出力される。各ブース・デコーダ群３４
では係数レジスタ３２から読み出した８ビツトのタップ
利得をブース・エンコーダ３４からのブース・コードに
基づいて変換し、それぞれ部分積として出力する。

加算器３７では、部分積作成回路３６により作成された
２つの部分積を各々の重みを考慮して加え合わせ、乗算
器３２の演算結果として出力する。

第５図の加算器４４では、１１個の乗算器３２から出力
される乗算結果の総和を求めるのにＷａｌｌａｃｅ　ｔ
ｒｅｅ方式を採用する。Ｗａｌｌａｃｅ　ｔｒｅｅ方式
は、全加算器の３人力２出力を利用して３対２の低減率
で各桁毎にｔｒｅｅを構成して加算する方法である。加
算に伴う伝搬遅延が少なく、多入力の加算に有効である
。

加算器４４で加え合わせるべきデータは、乗算出力１２
ビット１１個分である。従って、１２ビツトの各桁毎に
それぞれ乗算器１１個のデータを集め、１１人力のＷａ
ｌｌａｃｅ　ｔｒｅｅを構成する。加算に伴う桁上がり
伝搬のため、各乗算器の出力の最上位ビットより上位の
ビットについてもＷａｌｌａｃｅｔｒｅｅを構成する。

このように構成すれば、乗算出力１１データを順次加え
合わせて総和を求める方式に比べ、加算器４４の演算時
間を低減できる。

本発明の第３の実施例を第７図に示す。第７図のフィル
タ回路では、演算部を、タップ切り換え回路２１、部分
積作成回路群３６０、ｗａｌｌａｃｅｔｒｅｅ群４５０
で構成している。前述の演算部５２の乗算器群３２０に
おいて、個々の乗算器３２毎に和をとることなくブース
・デコーダ群３５の１２ビツトの出力２２個から各桁ご
とにデータを集めてＷａｌｌａｃｅ　ｔｒｅｅ群４５０
を構成する。このような構成をとれば、乗算器３２の出
力からＷａｌｌａｃｅ　ｔｒｅｅを構成する前述の構成
に対し、部分積作成回路群３６０の出力から各演算部の
出力までの回路規模、演算時間をそれぞれ６０％、２０
％削減できる。従って、以上の方法は上位・下位桁用フ
ィルタ回路ユニットを同一チップ上に構成する場合にも
有効である。

演算器を多重使用することで乗算器数、加算器の回路規
模を削減した上、８ビット×８ビット乗算器を８ビット
×５ビット乗算器にしたことで演算器の多重使用回数を
８回から１２回に上げることができ、さらに回路規模を
削減できる。

本実施例のようにフィルタ回路を構成すると、フィルタ
回路ユニット６２と加重加算器４３を共に含んだ回路が
１チツプに収められる規模になり、フィルタ回路を２チ
ツプで実現できる。

本発明の第４の実施例を第８図を用いて説明する。第８
図のフィルタ回路は、第５図のフィルタ回路を２個の回
路ブロック６３で実現したものである。回路ブロック６
３は、上述のフィルタ回路ユニット６２とシフター８１
と加算器４６からなる。シフター８１は、２４の重み付
けを４ビツトのシフトで実現するものである。

同一の回路ブロック６３を上位・下位桁用で共用するた
め、回路ブロック６３は上記シフター８１に加え、２つ
のフィルタ回路ユニット６２の出力の和を求める加算器
４６を持つ。さらに、上位・下位の指定に用いる制御端
子７１と、他回路ブロック６３のフィルタ回路ユニット
６２の出力の入力端子７２を持つ。また、出力端子７３
から外部へ出力する信号を、フィルタ回路ユニット６２
、加算器４６の２つの出力から選択できるようになって
おり、制御信号によってその選択が行われる。

使用に際しての上位・下位桁用としての回路ブロック６
３の使い分けの一例を説明する。回路ブロック６３を上
位桁用として用いる場合、ビデオ信号入力端子７４には
ビデオ入力信号のｙ７〜ｙ。

を接続し、制御端子７１には信号ｇ工を入力する。

また、下位桁用として用いる場合には、ビデオ信号入力
端子７４にはビデオ入力信号のｙ３〜ｙｏを接続し、制
御端子７１には信号ｇ２を入力する。

信号ｇ１は加算器４６を切り離し、フィルタ出力ｂ１を
出力端子７３に接続するように働く。

方、信号ｇ２は、入力信号の与えられないビデオ信号入
力端子７４の最下位桁の信号線にＩＩ　Ｏ）ｌ入力を与
え、入力端子７２からシフター８１を介して加算器４６
に信号を取り込むように働く。また、丸め・切り捨て等
の下位特有の処理の制御信号としても利用できる。

上記の回路ブロック６３は、ビデオ入力信号が４ｎ（ｎ
＝２．３・・・）ビットの場合に対応できる。

すなわち、ビデオ入力信号が４ｎビツトでタップ利得が
８ビツトのフィルタ回路は、回路ブロック６３をｎ個接
続することによって実現できる。すなわち、本発明は、
同一の回路ブロック６３を複数個用いるだけでビット数
の大きいフィルタを容易に実現できるという大きな効果
を有する。

３個以上の回路ブロック６３を接続する場合、５ビツト
（４ビツト）ずつ分割したビデオ入力信号のうち、最も
上位のデータを入力する回路ブロック６３には信号ｇ１
、最も下位のデータを入力する回路ブロック６３には信
号ｇｚ−それ以外の（中位桁用の）回路ブロック６３に
は信号ｇ３　をそれぞれの制御端子７１に入力する。信
号ｇ、は、シフト・レジスタ１２に対する作用、丸め・
切り捨て等の下位特有の処理に対する作用がないことを
除けば、信号ｇ２　と同じ作用を与える制御信号である
。

このように最上位桁用・最下位桁用・中位桁用の３種類
の機能を同一の回路ブロックで実現することにより、回
路ブロックの開発コストを節約することができる。

本発明の第５の実施例を第９図に示す。第９図のフィル
タ回路は、ｎ個のフィルタ回路ユニット６４とその出力
の和を求める加重加算器４７より構成される。各フィル
タ回路ユニット６４は、シフト・レジスタ１２と演算部
５４からなる。各演算部５４は、第１の実施例で用いた
タップ切り換え回路２１と乗算器群３２０で構成されて
おり、第２の実施例と同様に動作する。

このフィルタ回路は、フィルタ回路ユニット６４をｎ個
備えることにより、ビデオ入力信号が４ｎビツト（ｎ＝
２．３・・・）の場合に対応できる。

ビデオ入力信号の４ビツト（または５ビツト）ずつが、
各々別のフィルタ回路ユニット６４に入力される。ここ
で加重加算器４７は、ｎ個のフィルタ回路ユニット６４
が有する計１１ｎ個の乗算器の乗算結果から各桁毎にＷ
ａｌｌａｃｅ　ｔｒｅｅを構成したものであり、１ｓ本
化周期ｔｓの期間全フィルタ回路ユニット６４の乗算結
果の総和を積算する機能を有する。

本発明の第６の実施例を第１０図に示す。上記各フィル
タ回路ユニット６４における乗算器群３２０は、１１個
の乗算器３２からなる。この乗算器３２は、第６図に示
したように部分積作成回路３６と加算器３７で構成され
ている。従って、第１０図に示すように各フィルタ回路
ユニット６４における乗算器群の各部分積作成回路３６
以降の加算器を統合して加重加算器４８とした構成をと
ることもできる。

第１０図のフィルタ回路は、ｎ個のフィルタ回路ユニッ
ト６５と加重加算器４８で構成される。

フィルタ回路ユニット６５は、第９図のフィルタ回路ユ
ニット６４の演算部５４における乗算器群３２０を部分
積作成回路群３６０に置き換えたものである。全フィル
タ回路ユニット６５に渡った複数の部分積作成回路３６
の出力から、各フィルタ回路ユニット６５の出力のそれ
ぞれの重みを考慮した上で同じ桁のデータを集め、各桁
ごとに１＃ａｌｌａｃｅ　ｔｒｅｅを構成する。さらに
、そのように構成した一ａｌｌａｃｅ　ｔｒｅｅに第９
図の加重加算器４７と同様に積算機能を持たせる。この
ようにフィルタ回路を構成すれば、フィルタ回路全体の
回路規模、演算時間を大幅に削減できる。また、この効
果はフィルタ回路ユニット６５の個数ｎが大きいほど有
効に作用する。

本発明の第７の実施例を第１１図に示す。ビデオ入力信
号が２進８ビツトの場合について説明する。第１１図の
フィルタ回路は、シフト・レジスタ１３と乗算器群３２
０の間に、タップ切り換え回路２２と上位・下位桁切り
換え回路９１を備えている８乗算器群３２０の複数の出
力には、上位桁の乗算結果出力時のみ動作する４ビツト
のシフター８２が接続されている。各シフター８２の出
力は加算器４９によって加え合わされ、１標本化周期ｔ
ｓの間積算される。タップ切り換え回路２２は、５ピン
トの信号を乗算器群に供給する前述のタップ切り換え回
路２１を８ビツトの信号を供給できるように拡張したも
のである。また、シフト・レジスタ１３は８ビツト分の
遅延線を有しており、ビデオ入力信号８ビツトが接続さ
れる。

タップ切り換え回路２２は１２ｆｓで動作する。

一方、上位・下位桁切り換え回路９１、乗算器群３２０
、加算器４９は、共にタップ切り換え回路２２の２倍の
周波数２４ｆｓで動作する。上位・下位桁切り換え回路
９１は、タップが切り換わるまでのｔｓ／１２の期間に
、８ビツトのビデオ入力信号の上位５ビツト、下位４ビ
ツトをそれぞれｔ、／２４の期間ずつ乗算器群３２０に
接続する。

乗算器群３２０ではｔｓ／２４毎に上位部分積、下位部
分積が交互に出力される。加算器４９では、乗算器群３
２０の出力の総和を順次求め、標本化周期ｔｓの期間そ
の結果を２４回積算する。積算結果はｔｓ毎にフィルタ
回路出力として出力される。これは８ビツト×８ビツト
乗算器を備えたフィルタ回路で１２回多重を行ったとき
のフィルタ回路出力に等しい。

本実施例のフィルタ回路において、乗算器群３２０の代
わりに前述の部分積作成回路群３６０を備えた構成をと
ることも可能である。

上位・下位桁切り換え回路９１の一構成例を第１２図に
示す。第１２図の回路は、ビデオ入力信号の８本３’　
ｏ−ｙ７に接地線１本を加えた９本の信号線から、５本
を選択して信号線Ｍ。−Ｍ４に接続するクロスバ−スイ
ッチで構成されている。ここで、Ｍ０〜Ｍ４は乗算器に
接続された信号線である。

また、各スイッチは信号９９２．９３から入力される信
号によって制御される。第１２図の回路を乗算器数だけ
備えることにより、上位・下位桁切り換え回路９１を構
成することができる。

第１２図の回路を（シフト・レジスタ１３の全段数）Ｘ
（乗算器３２の数）すなわち（５１２−ｘ１１＝）５６
３２個だけ備えてクロスバ−スイッチを構成することに
よりタップ切り換え回路２２と上位・下位切り換え回路
９１の機能を同時に実現できる。

本実施例は、ビデオ入力信号が４ｎビツト（ｎ＝２，３
・・）の場合に拡張できる。この場合は、２個のデータ
を切り換えて接続する上位・下位桁切り換え回路９１を
、ｎ個のデータを切り換えて接続する桁切り換え回路に
置き換え、さらに４ビツトのシフター８２を、シフト量
を４ｋ　（ｋ＝１〜（ｎ−１））ビットに切り換えられ
るシフターに置き換えることによって実現できる。この
場合、桁切り換え回路、乗算器群３２０．４にビットシ
フター、加算器４９は全て１２ｎｆｓの周波数で動作す
る。

本実施例のように、同一のフィルタ回路を、４０ビツト
のビデオ信号を分割してできたｎ個のデータで時分割で
用いることにより、乗算器・加算器部分の回路規模が極
めて小さくできる。

〔発明の効果〕

ビデオ入力信号を複数のデータに分割したため、個々の
データのビット数が分割前より／Ｉ）さくなり、各デー
タを処理する個々のフィルタ回路（ユニット）における
個々の乗算器の演算時間・回路規模共に削減できる。こ
のため、乗算器・加算器を含んだ演算器の多重使用回数
を上げることができるので演算器の数をさらに削減でき
、結果としてフィルタ回路全体の回路規模を削減できる
ことになる。この効果は、特にゴースト除去フィルタの
ようにタップ数の大きいディジタルフィルタに有効であ
る。また、フィルタ回路ユニントを各桁で共用できる回
路ブロックとして構成すれば、複数個の回路ブロックを
用いることにより入カビノド数の大きいフィルタ回路を
容易に構成できるという大きな効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例、第２図はトランスバー
サル・フィルタの一般的な構成図、第３図、第４図は従
来のゴースト除去装置の構成例、第５図は本発明の第２
の実施例、第６図は第５図のフィルタ回路の乗算器の構
成例、第７図は本発明の第３の実施例、第８図は本発明
の第４の実施例、第９図は本発明の第５の実施例、第１
０図は本発明の第６の実施例、第１１図は本発明の第７
の実施例、第１２図は第１１図のフィルタ回路の上位・
下位桁切り換え回路の構成例。 １・・・受信アンテナ、２・・・チューナ、３・・・復
調回路、４・・・ゴースト除去装置、５・・・ゴースト
除去フィルタ、６・・・タップ利得・位置制御回路、１
１〜・・・シフト・レジスタ、２１〜・・・タップ切り
換え回路、３１〜・・・乗算器またはその一構成部分、
４１〜・・・加算器またはＷａｌｌａｃｅ　ｔｒｅｅ、
５１〜・・・フィルタ回路ユニットの演算部、６１〜・
・・フィルタ回路またはフィルタ回路ユニットまたは回
路ブロック、７１〜・・・入出力端子、８１〜・・・シ
フター、９１・・・上位・下位桁切り換え回路、９２．
９３・・・上位・下位桁切り換え回路９１の制御信号線
、３００〜・・・乗算器群またはその一構成部分の集合
体、４００〜・・・Ｗａｌｌａｃｅ　ｔｒｅｅ群、ａ〜
・・・ビデオ入力信号、ｂ〜・・・フィルタ出力、ｄ〜
・・・タップ切り換え回路出力、ｆ〜・・・ブース・エ
ンコーダ出力、ｇ〜・・・制御信号。 図 図 ！ 図 第 国 ■ 図 ■ Ｚ 図

Claims (1)

1. 【特許請求の範囲】 １、複数ビットのディジタル入力信号にフィルタリング
   処理を施すフィルタ回路であって、該入力信号を少なく
   とも１ビット以上ずつの桁に分割した複数のデータのう
   ち各々１データずつにフィルタリング処理を施す複数の
   フィルタ回路ユニットと、該複数のフィルタ回路ユニッ
   トの各出力を適当な重み付けののち加え合わせる加算器
   から構成されたことを特徴とするフィルタ回路。 ２、上記複数フィルタ回路ユニットのそれぞれが、シフ
   ト・レジスタと、該シフト・レジスタの各段の出力信号
   のうち遅延量の異なる複数の出力信号に各々対応したタ
   ップ利得を乗じその結果の総和を求める演算を標本化周
   波数の整数倍の周波数で行う演算部から構成されること
   を特徴とする特許請求の範囲第１項記載のフィルタ回路
   。 ３、上記演算部を、上記シフト・レジスタの各段の出力
   信号から遅延量の異なる複数の信号を選択し出力する選
   択手段と、該選択手段の全出力信号を各々増幅する複数
   の乗算器からなる乗算器群と、該乗算器群の複数の出力
   の総和を求め１標本化周期の期間上記総和を積算する加
   算器から構成することを特徴とする特許請求の範囲第２
   項記載のフィルタ回路。 ４、上記選択手段として、上記フィルタ回路ユニットの
   動作周期毎に上記シフト・レジスタの複数の信号を切り
   換えて出力するタップ切り換え回路を備えたことを特徴
   とする特許請求の範囲第３項記載のフィルタ回路。 ５、前記乗算器群の出力の総和をとる前記加算器として
   Ｗａｌｌａｃｅｔｒｅｅ方式による加算器を有すること
   を特徴とする特許請求の範囲第４項記載のフィルタ回路
   。 ６、前記タップ切り換え回路が、上記シフト・レジスタ
   の全出力信号のうち、対応するタップ利得がある規定値
   よりも小さい信号を選択しない機能を有することを特徴
   とする特許請求の範囲第４項記載のフィルタ回路。 ７、前記演算部を、前記シフト・レジスタの各段の出力
   信号から遅延量の異なる複数の信号を選択し出力する選
   択手段と、該選択手段の複数の出力信号から各々ブース
   の部分積を作成する複数の回路からなる部分積作成回路
   群と、該複数のブースの部分積の総和を求め１標本化周
   期の期間それを積算するＷａｌｌａｃｅｔｒｅｅ方式に
   よる加算器で構成することを特徴とする特許請求の範囲
   第２項記載のフィルタ回路。 ８、前記フィルタ回路を前記複数のフィルタ回路ユニッ
   トと同数の同一の回路ブロックで構成し、該回路ブロッ
   クは、上記フィルタ回路ユニットと、他回路ブロックか
   らの入力に適当な重み付けを施すシフターと、該フィル
   タ回路ユニットの出力と該シフターの出力を加え合わせ
   る加算器と、該フィルタ回路ユニットの出力と該加算器
   の出力のどちらか一方を選択して出力端子に接続するス
   イッチで構成し、上記シフターと上記スイッチを制御信
   号によって制御することにより、上記各データ用の回路
   ブロックとして使い分けできることを特徴とする特許請
   求の範囲第１項記載のフィルタ回路。 ９、前記複数のフィルタ回路ユニットの各出力を適当な
   重み付けののち加え合わせ１標本化周期の期間それを積
   算するＷａｌｌａｃｅｔｒｅｅ方式による加算器を有し
   、該複数のフィルタ回路ユニットと上記Ｗａｌｌａｃｅ
   ｔｒｅｅ方式による加算器は共に上記入力信号の標本化
   周波数の整数倍の周波数で動作することを特徴とする特
   許請求の範囲第１項記載のフィルタ回路。 １０、上記各複数のフィルタ回路ユニットが、シフト・
   レジスタと、該シフト・レジスタの遅延量の異なる複数
   の出力信号から複数の信号を選択し出力するタップ切り
   換え回路と、該タップ切り換え回路の複数の出力信号を
   各々増幅する複数の乗算器からなる乗算器群から構成さ
   れることを特徴とする特許請求の範囲第９項記載のフィ
   ルタ回路。 １１、上記各複数のフィルタ回路ユニットが、シフト・
   レジスタと、該シフト・レジスタの遅延量の異なる複数
   の出力信号から複数の信号を選択し出力するタップ切り
   換え回路と、該タップ切り換え回路の複数の出力信号か
   ら各々ブースの部分積を作成する複数の回路からなる部
   分積作成回路群から構成されることを特徴とする特許請
   求の範囲第９項記載のフィルタ回路。 １２、複数ビットのディジタル入力信号にフィルタリン
   グ処理を施すフィルタ回路であって、シフト・レジスタ
   と、該シフト・レジスタの各段の出力のうち遅延量の異
   なる複数の出力信号を取り込み該各信号について少なく
   とも１桁以上ずつの複数のデータに分割し該複数データ
   を順次出力する桁切り換え回路と、該桁切り換え回路の
   複数の出力信号を各々増幅する複数の乗算器からなる乗
   算器群と、シフト量を切り換えることにより該乗算器群
   の複数の出力に対しそれぞれ適当な重み付けを施す複数
   のシフターと、該複数シフターの各出力の総和を求めそ
   れを１標本化周期の間積算する加算器から構成され、上
   記桁切り換え回路、乗算器群、シフター、加算器の動作
   周波数は、共に上記入力信号の標本化周波数の整数倍の
   周波数であることを特徴とするフィルタ回路。 １３、上記桁切り換え回路の複数の出力信号からブース
   の部分積を作成する複数の部分積作成回路からなる部分
   積作成回路群と、シフト量を切り換えることにより該部
   分積作成回路群の複数の出力に対しそれぞれ適当な重み
   付けを施す複数のシフターと、該複数シフターの各出力
   の総和を求めそれを１標本化周期の間積算する加算器か
   ら構成され、上記桁切り換え回路、部分積作成回路群、
   シフター、加算器の動作周波数は、共に上記入力信号の
   標本化周波数の整数倍の周波数であることを特徴とする
   特許請求の範囲第１２項記載のフィルタ回路。 １４、前記シフト・レジスタと前記桁切り換え回路の間
   に、該シフト・レジスタの各段の出力から複数の信号を
   選択し上記桁切り換え回路に対して出力するタップ切り
   換え回路を備え、上記桁切り換え回路、部分積作成回路
   群、シフター、加算器の動作周波数の動作周波数は該タ
   ップ切り換え回路の動作周波数の整数倍であることを特
   徴とする特許請求の範囲第１２項記載のフィルタ回路。 １５、前記シフト・レジスタと前記桁切り換え回路の間
   に、該シフト・レジスタの各段の出力から複数の信号を
   選択し上記桁切り換え回路に対して出力するタップ切り
   換え回路を備え、上記桁切り換え回路、部分積作成回路
   群、シフター、加算器の動作周波数の動作周波数は該タ
   ップ切り換え回路の動作周波数の整数倍であることを特
   徴とする特許請求の範囲第１３項記載のフィルタ回路。