JPH0555875A - デイジタルフイルタ - Google Patents
デイジタルフイルタInfo
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- JPH0555875A JPH0555875A JP3309800A JP30980091A JPH0555875A JP H0555875 A JPH0555875 A JP H0555875A JP 3309800 A JP3309800 A JP 3309800A JP 30980091 A JP30980091 A JP 30980091A JP H0555875 A JPH0555875 A JP H0555875A
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- circuit
- digital filter
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Abstract
(57)【要約】
【目的】 回路規模の縮小化を図ったディジタルフィル
タを提供する。 【構成】 ２k-1 個の基本ディジタルフィルタ（１〜２
k-1)は、同一の動作クロック信号（速度ｆS)１２２で並
列動作をして同一のデータ信号１２１を並列的に処理す
る。（ｋ−１）個の排他的論理和回路（２５０〜２５
１）は、動作クロック信号１２２と（ｋ−１）個の制御
クロック信号［速度２x ｆS(ｘ＝１、２、……、ｋ−
１）］（１２３〜１２４）の対応するものとの排他的論
理和をとり（ｋ−１）個の選択信号（１３４〜１３５）
を形成する。選択回路（ＳＥＬ）２４０は、（ｋ−１）
個の選択信号（１３４〜１３５）に従って２k-1 個の出
力信号（１３０〜１３３）の並び換え操作をして１列の
データ信号（速度２kｆS)１５０を形成し、出力端子２
２０から外部へ送出する。ここに、基本ディジタルフィ
ルタは、タップ数が（ｎ＋１）で、従来のディジタルフ
ィルタのタップ係数を統合した新たな統合タップ係数が
与えられる。
タを提供する。 【構成】 ２k-1 個の基本ディジタルフィルタ（１〜２
k-1)は、同一の動作クロック信号（速度ｆS)１２２で並
列動作をして同一のデータ信号１２１を並列的に処理す
る。（ｋ−１）個の排他的論理和回路（２５０〜２５
１）は、動作クロック信号１２２と（ｋ−１）個の制御
クロック信号［速度２x ｆS(ｘ＝１、２、……、ｋ−
１）］（１２３〜１２４）の対応するものとの排他的論
理和をとり（ｋ−１）個の選択信号（１３４〜１３５）
を形成する。選択回路（ＳＥＬ）２４０は、（ｋ−１）
個の選択信号（１３４〜１３５）に従って２k-1 個の出
力信号（１３０〜１３３）の並び換え操作をして１列の
データ信号（速度２kｆS)１５０を形成し、出力端子２
２０から外部へ送出する。ここに、基本ディジタルフィ
ルタは、タップ数が（ｎ＋１）で、従来のディジタルフ
ィルタのタップ係数を統合した新たな統合タップ係数が
与えられる。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル無線通信シ
ステムの送信側において低域通過フィルタとして用いら
れるディジタルフィルタに係り、特に２k 倍（ｋ≧２）
オーバーサンプリングＦＩＲ型のディジタルフィルタに
関する。
ステムの送信側において低域通過フィルタとして用いら
れるディジタルフィルタに係り、特に２k 倍（ｋ≧２）
オーバーサンプリングＦＩＲ型のディジタルフィルタに
関する。
【０００２】
【従来の技術】ディジタル無線通信では、変調器や復調
器にそれぞれ波形整形用の低域フィルタ（ＬＰＦ）が必
要である。このＬＰＦには、従来、コイルとコンデンサ
を組み合わせたＬＣフィルタが用いられてきたが、近
年、ディジタル信号処理技術の進歩に伴い時間軸上でデ
ィジタル的にフィルタリングを行うディジタルフィルタ
が実用化され利用されるようになってきた。
器にそれぞれ波形整形用の低域フィルタ（ＬＰＦ）が必
要である。このＬＰＦには、従来、コイルとコンデンサ
を組み合わせたＬＣフィルタが用いられてきたが、近
年、ディジタル信号処理技術の進歩に伴い時間軸上でデ
ィジタル的にフィルタリングを行うディジタルフィルタ
が実用化され利用されるようになってきた。
【０００３】ディジタルフィルタには、ＩＩＲ（Infini
te Impulse Response)型と、ＦＩＲ（finite ImpulseRe
sponse)型とがあるが、ディジタル無線通信用ＬＰＦと
しては、直線位相を実現できるＦＩＲ型ディジタルフィ
ルタが用いられ、これによりＬＣフィルタでは実現困難
であった低ロールオフ率での振幅特性及び遅延特性を無
調整で実現できるようになった。即ち、ロールオフフィ
ルタを容易に実現できるようになった。
te Impulse Response)型と、ＦＩＲ（finite ImpulseRe
sponse)型とがあるが、ディジタル無線通信用ＬＰＦと
しては、直線位相を実現できるＦＩＲ型ディジタルフィ
ルタが用いられ、これによりＬＣフィルタでは実現困難
であった低ロールオフ率での振幅特性及び遅延特性を無
調整で実現できるようになった。即ち、ロールオフフィ
ルタを容易に実現できるようになった。
【０００４】ここに、２k 倍（ｋ≧２）オーバーサンプ
リングＦＩＲ型のディジタルフィルタは、基本的には図
１２に示すように構成される。即ち、図１２において、
データ信号１２８の１タイムスロットＴS(ＴS ＝１／ｆ
S)の１／２k-1 の遅延量を持つシフトレジスタ（２９１
〜２９４）を多段に縦続接続して入力端子２１１から入
力するデータ信号をＴS ／２k-1 ずつ順次遅延させると
共に、各段に乗算器（２７１〜２７６）を設けて対応す
るデータ信号と（２k ・ｎ＋１）個（ｎ≧２）のタップ
係数（Ｃ1、Ｃ2、Ｃ3、……）の対応するものとを掛け合わ
せ、各乗算器出力を加算器３０６で総和し、それをディ
ジタルフィルタ出力信号１５４として出力端子２２４か
ら外部へ出力するように構成される。なお、タップ数は
偶数の場合もある。
リングＦＩＲ型のディジタルフィルタは、基本的には図
１２に示すように構成される。即ち、図１２において、
データ信号１２８の１タイムスロットＴS(ＴS ＝１／ｆ
S)の１／２k-1 の遅延量を持つシフトレジスタ（２９１
〜２９４）を多段に縦続接続して入力端子２１１から入
力するデータ信号をＴS ／２k-1 ずつ順次遅延させると
共に、各段に乗算器（２７１〜２７６）を設けて対応す
るデータ信号と（２k ・ｎ＋１）個（ｎ≧２）のタップ
係数（Ｃ1、Ｃ2、Ｃ3、……）の対応するものとを掛け合わ
せ、各乗算器出力を加算器３０６で総和し、それをディ
ジタルフィルタ出力信号１５４として出力端子２２４か
ら外部へ出力するように構成される。なお、タップ数は
偶数の場合もある。
【０００５】ところで、ディジタルフィルタでは、ｋの
値が大きい程、フィルタ出力の高調波を阻止するのが容
易になるが、回路の動作速度には限界があり、このまま
ではｋの値を大きくできない。即ち、構成要素であるシ
フトレジスタ、乗算器、加算器等は、周波数２k-1 ｆS
のクロックで駆動することになるが、たとえｋ＝２でも
相当に高速である。従って、回路の動作速度を低減する
工夫が必要となる。従来のディジタルフィルタは、係る
観点から構成され、各種のものが提案されている（例え
ば特開昭６０−７７５４２号公報）。図１１は、前記公
報記載のもので、２ｎタップ２倍オーバーサンプリング
ＦＩＲ型のディジタルフィルタである。以下、図１１を
参照して従来のディジタルフィルタを説明する。
値が大きい程、フィルタ出力の高調波を阻止するのが容
易になるが、回路の動作速度には限界があり、このまま
ではｋの値を大きくできない。即ち、構成要素であるシ
フトレジスタ、乗算器、加算器等は、周波数２k-1 ｆS
のクロックで駆動することになるが、たとえｋ＝２でも
相当に高速である。従って、回路の動作速度を低減する
工夫が必要となる。従来のディジタルフィルタは、係る
観点から構成され、各種のものが提案されている（例え
ば特開昭６０−７７５４２号公報）。図１１は、前記公
報記載のもので、２ｎタップ２倍オーバーサンプリング
ＦＩＲ型のディジタルフィルタである。以下、図１１を
参照して従来のディジタルフィルタを説明する。
【０００６】図１１において、このディジタルフィルタ
は、データ信号の入力端子２１０に２つの遅延積和回路
を並列接続し、各遅延積和回路にはゼロ補間を施したデ
ータ信号を扱わせ、１タイムスロットＴS の周期で動作
する各遅延積和回路の出力を選択回路（ＳＥＬ）２４３
がＴS ／２の時間間隔で切り替えて出力するようにした
ものである。
は、データ信号の入力端子２１０に２つの遅延積和回路
を並列接続し、各遅延積和回路にはゼロ補間を施したデ
ータ信号を扱わせ、１タイムスロットＴS の周期で動作
する各遅延積和回路の出力を選択回路（ＳＥＬ）２４３
がＴS ／２の時間間隔で切り替えて出力するようにした
ものである。
【０００７】即ち、第１の遅延積和回路は、データ信号
の１タイムスロットＴS 分の遅延量を持ち縦続接続され
る（ｎ−１）個のシフトレジスタ（２８４〜２８６）の
入力段又は出力段に乗算器（２６３〜２６６）を設け、
対応するデータ信号とタップ係数（Ｃ1、Ｃ3、Ｃ5、……、
Ｃ2n-1）の対応するものとを掛け合わせ、各乗算器出力
を加算器３０４で総和し、それを選択回路（ＳＥＬ）２
４３の一方の入力とする。
の１タイムスロットＴS 分の遅延量を持ち縦続接続され
る（ｎ−１）個のシフトレジスタ（２８４〜２８６）の
入力段又は出力段に乗算器（２６３〜２６６）を設け、
対応するデータ信号とタップ係数（Ｃ1、Ｃ3、Ｃ5、……、
Ｃ2n-1）の対応するものとを掛け合わせ、各乗算器出力
を加算器３０４で総和し、それを選択回路（ＳＥＬ）２
４３の一方の入力とする。
【０００８】また、第２の遅延積和回路は、データ信号
の１タイムスロットＴS の１／２の遅延量を持つシフト
レジスタ２９０を、タイムスロットＴS 分の遅延量を持
ち縦続接続される（ｎ−１）個のシフトレジスタ（２８
７〜２８９）に前置し、各シフトレジスタの出力段に乗
算器（２６７〜２７０）を設け、対応する遅延データ信
号とタップ係数（Ｃ2、Ｃ4、Ｃ6、……、Ｃ2n）の対応する
ものとを掛け合わせ、各乗算器出力を加算器３０５で総
和し、それを選択回路（ＳＥＬ）２４３の他方の入力と
する。
の１タイムスロットＴS の１／２の遅延量を持つシフト
レジスタ２９０を、タイムスロットＴS 分の遅延量を持
ち縦続接続される（ｎ−１）個のシフトレジスタ（２８
７〜２８９）に前置し、各シフトレジスタの出力段に乗
算器（２６７〜２７０）を設け、対応する遅延データ信
号とタップ係数（Ｃ2、Ｃ4、Ｃ6、……、Ｃ2n）の対応する
ものとを掛け合わせ、各乗算器出力を加算器３０５で総
和し、それを選択回路（ＳＥＬ）２４３の他方の入力と
する。
【０００９】ここに、ゼロ補間とは、元の速度ｆS の信
号において、サンプリングクロックの速度が上がったこ
とによる隙間に０を挿入することである。即ち、本例は
２倍オーバーサンプリングの場合であるので、ゼロ補間
された信号は、図１０に示すように、原信号１ビットの
タイムスロットＴS に対し（図１０（ａ））、サンプリ
ングクロックの１タイムスロット（ＴS ／２）分だけを
残して後の部分を０とした信号である（図１０（ｂ）
（ｃ）（ｄ））。
号において、サンプリングクロックの速度が上がったこ
とによる隙間に０を挿入することである。即ち、本例は
２倍オーバーサンプリングの場合であるので、ゼロ補間
された信号は、図１０に示すように、原信号１ビットの
タイムスロットＴS に対し（図１０（ａ））、サンプリ
ングクロックの１タイムスロット（ＴS ／２）分だけを
残して後の部分を０とした信号である（図１０（ｂ）
（ｃ）（ｄ））。
【００１０】従って、図１０において、（ａ）を元のデ
ータ信号とすると、これに対して、第１の遅延積和回路
では（ｂ）の信号が扱われ、第２の遅延積和回路では
（ｃ）の信号が扱われるのである。
ータ信号とすると、これに対して、第１の遅延積和回路
では（ｂ）の信号が扱われ、第２の遅延積和回路では
（ｃ）の信号が扱われるのである。
【００１１】ゼロ補間を行う理由は、次の通りである。
即ち、ディジタルフィルタの出力周波数特性は、入力信
号の周波数特性にディジタルフィルタの周波数特性を掛
け合わせたものであるが、ゼロ補間を行うと、ディジタ
ルフィルタにとって入力信号はインバルスとなるので、
入力信号の周波数特性をフラットにすることができ、デ
ィジタルフィルタが持つ周波数特性そのものを出力周波
数特性とすることができることによる。
即ち、ディジタルフィルタの出力周波数特性は、入力信
号の周波数特性にディジタルフィルタの周波数特性を掛
け合わせたものであるが、ゼロ補間を行うと、ディジタ
ルフィルタにとって入力信号はインバルスとなるので、
入力信号の周波数特性をフラットにすることができ、デ
ィジタルフィルタが持つ周波数特性そのものを出力周波
数特性とすることができることによる。
【００１２】そうすると、２倍オーバーサンプリングの
場合でゼロ補間された信号は、図１０に示すように、信
号間に１回ゼロが入るので、タップを偶数、奇数の２つ
の組に分けると、ある時点で０でない信号が入力してい
るのは１組だけで、他の組は入力信号が全て０になって
いる。即ち、入力信号が０の組のタップでは乗算を行う
必要がない。それ故、図１１に示すように、各組毎の遅
延積和回路を作り、並列に動作させ、各遅延積和回路の
出力を選択回路（ＳＥＬ）２４３にてＴS ／２毎に切り
替えて出力すれば、２倍オーバーサンプリングとしての
ディジタルフィルタ出力が得られる。以上の説明から明
らかなように、各遅延積和回路はＴS の周期で動作させ
れば良いので、回路の動作速度を低減できるのである。
場合でゼロ補間された信号は、図１０に示すように、信
号間に１回ゼロが入るので、タップを偶数、奇数の２つ
の組に分けると、ある時点で０でない信号が入力してい
るのは１組だけで、他の組は入力信号が全て０になって
いる。即ち、入力信号が０の組のタップでは乗算を行う
必要がない。それ故、図１１に示すように、各組毎の遅
延積和回路を作り、並列に動作させ、各遅延積和回路の
出力を選択回路（ＳＥＬ）２４３にてＴS ／２毎に切り
替えて出力すれば、２倍オーバーサンプリングとしての
ディジタルフィルタ出力が得られる。以上の説明から明
らかなように、各遅延積和回路はＴS の周期で動作させ
れば良いので、回路の動作速度を低減できるのである。
【００１３】以上は、２倍オーバーサンプリングの例で
あるが、同様な構成を用いた２k 倍オーバーサンプリン
グにおいても、回路の動作速度をｆS に低減できる。
あるが、同様な構成を用いた２k 倍オーバーサンプリン
グにおいても、回路の動作速度をｆS に低減できる。
【００１４】
【発明が解決しようとする課題】上述した従来の２k 倍
オーバーサンプリングＦＩＲ型のディジタルフィルタで
は、回路の動作速度を低減できているが、乗算器の個数
は図１２に示す基本構成のディジタルフィルタと全く同
数の個数（２k ・ｎ＋１）分必要であるので、回路の小
形化が困難であるという問題がある。即ち、ディジタル
フィルタでは、乗算器は回路中かなりの比重を占める
が、ディジタル無線通信で用いられるディジタルフィル
タでは、通常、数十タップ必要となるので、回路の小形
化を図るには乗算器の個数を減らした構成のディジタル
フィルタの開発が望まれている。
オーバーサンプリングＦＩＲ型のディジタルフィルタで
は、回路の動作速度を低減できているが、乗算器の個数
は図１２に示す基本構成のディジタルフィルタと全く同
数の個数（２k ・ｎ＋１）分必要であるので、回路の小
形化が困難であるという問題がある。即ち、ディジタル
フィルタでは、乗算器は回路中かなりの比重を占める
が、ディジタル無線通信で用いられるディジタルフィル
タでは、通常、数十タップ必要となるので、回路の小形
化を図るには乗算器の個数を減らした構成のディジタル
フィルタの開発が望まれている。
【００１５】本発明の目的は、回路の小形化が図れるデ
ィジタルフィルタであってディジタル無線通信システム
の送信側で用いられる低域通過フィルタとして好適なデ
ィジタルフィルタを提供することにある。
ィジタルフィルタであってディジタル無線通信システム
の送信側で用いられる低域通過フィルタとして好適なデ
ィジタルフィルタを提供することにある。
【００１６】
【課題を解決するための手段】前記目的を達成するため
に、本発明のディジタルフィルタは次の如き構成を有す
る。即ち、第１発明のディジタルフィルタは、同一の動
作クロック信号（速度ｆS)で並列動作をする２k-1個の
基本ディジタルフィルタ［タップ数（ｎ＋１）個：ｎ≧
２］であって、２k 倍（ｋ≧２：整数）オーバーサンプ
リングＦＩＲ型のディジタルフィルタが本来有する（２
k ・ｎ＋１）個のタップ係数（ビット数ｍ）を連続して
隣合う２k 個以下のタップ係数の組［２k-1 ・（ｎ＋
１）個の組］に分け、それぞれの組においてその組に属
するタップ係数が複数の時はその和をとって新たに１つ
のタップ係数とする等によって形成した２k-1(ｎ＋１）
個の統合タップ係数（ビット数ｍ）が与えられる２k-1
個の基本ディジタルフィルタと；速度が２x ｆS(ｘ＝
１、２、……、ｋ−１）である（ｋ−１）個の制御クロ
ック信号と速度がｆS の１個の動作クロック信号との排
他的論理和をとり（ｋ−１）個の選択信号を形成する選
択信号形成回路と； 前記２k-1 個の基本ディジタルフ
ィルタの各出力を前記（ｋ−１）個の選択信号によって
並び換え操作をし１列の信号（速度２k ｆS)として出力
する第１の選択回路と； を備え、前記基本ディジタル
フィルタは、前記（ｎ＋１）個の統合タップ係数の対応
するものと入力データ信号（ビット数ｌ）との積をとる
（ｎ＋１）個の乗算器と； シフトレジスタと加算器と
を交互に直列配置した２個の遅延加算回路であって、前
記（ｎ＋１）個の乗算器のうち、第１番目から第（ｎ＋
１）番目の乗算器までの各出力を１タイムスロットＴS
ずつ遅延させながら順次加算した第１の信号を形成する
第１の遅延加算回路、第（ｎ＋１）番目から第１番目の
乗算器までの各出力を１タイムスロットＴS ずつ遅延さ
せながら順次加算した第２の信号を形成する第２の遅延
加算回路と； 前記第１及び第２の遅延加算回路の各出
力信号を周期ＴSの選択信号によって交互に切り替えて
出力する第２の選択回路と； を備えることを特徴とす
るものである。
に、本発明のディジタルフィルタは次の如き構成を有す
る。即ち、第１発明のディジタルフィルタは、同一の動
作クロック信号（速度ｆS)で並列動作をする２k-1個の
基本ディジタルフィルタ［タップ数（ｎ＋１）個：ｎ≧
２］であって、２k 倍（ｋ≧２：整数）オーバーサンプ
リングＦＩＲ型のディジタルフィルタが本来有する（２
k ・ｎ＋１）個のタップ係数（ビット数ｍ）を連続して
隣合う２k 個以下のタップ係数の組［２k-1 ・（ｎ＋
１）個の組］に分け、それぞれの組においてその組に属
するタップ係数が複数の時はその和をとって新たに１つ
のタップ係数とする等によって形成した２k-1(ｎ＋１）
個の統合タップ係数（ビット数ｍ）が与えられる２k-1
個の基本ディジタルフィルタと；速度が２x ｆS(ｘ＝
１、２、……、ｋ−１）である（ｋ−１）個の制御クロ
ック信号と速度がｆS の１個の動作クロック信号との排
他的論理和をとり（ｋ−１）個の選択信号を形成する選
択信号形成回路と； 前記２k-1 個の基本ディジタルフ
ィルタの各出力を前記（ｋ−１）個の選択信号によって
並び換え操作をし１列の信号（速度２k ｆS)として出力
する第１の選択回路と； を備え、前記基本ディジタル
フィルタは、前記（ｎ＋１）個の統合タップ係数の対応
するものと入力データ信号（ビット数ｌ）との積をとる
（ｎ＋１）個の乗算器と； シフトレジスタと加算器と
を交互に直列配置した２個の遅延加算回路であって、前
記（ｎ＋１）個の乗算器のうち、第１番目から第（ｎ＋
１）番目の乗算器までの各出力を１タイムスロットＴS
ずつ遅延させながら順次加算した第１の信号を形成する
第１の遅延加算回路、第（ｎ＋１）番目から第１番目の
乗算器までの各出力を１タイムスロットＴS ずつ遅延さ
せながら順次加算した第２の信号を形成する第２の遅延
加算回路と； 前記第１及び第２の遅延加算回路の各出
力信号を周期ＴSの選択信号によって交互に切り替えて
出力する第２の選択回路と； を備えることを特徴とす
るものである。
【００１７】また、第２発明のディジタルフィルタは、
４倍オーバーサンプリングＦＩＲ型のディジタルフィル
タが本来有する（４ｎ＋１）個（ｎ≧２）のタップ係数
（ビット数ｍ）を連続して隣合う４個以下のタップ係数
の組［（２ｎ＋２）個の組］に分け、それぞれの組にお
いてその組に属するタップ係数が複数の時はその和をと
って新たに１つのタップ係数とする等によって形成した
（２ｎ＋２）個の統合タップ係数（ビット数ｍ）の対応
するものと入力データ信号（ビット数ｌ）との積をとる
（２ｎ＋２）個の乗算器と； シフトレジスタと加算器
とを交互に直列配置した４個の遅延加算回路であって、
前記（２ｎ＋２）個の乗算器のうち、第１番目から第
（ｎ＋１）番目の乗算器までの各出力を１タイムスロッ
トＴS ずつ遅延させながら順次加算した第１の信号を形
成する第１の遅延加算回路、第（ｎ＋１）番目から第１
番目の乗算器までの各出力を１タイムスロットＴS ずつ
遅延させながら順次加算した第２の信号を形成する第２
の遅延加算回路、第（ｎ＋２）番目から第（２ｎ＋２）
番目の乗算器までの各出力を１タイムスロットＴS ずつ
遅延させながら順次加算した第３の信号を形成する第３
の遅延加算回路、及び第（２ｎ＋２）番目から第（ｎ＋
２）番目の乗算器までの各出力を１タイムスロットＴS
ずつ遅延させながら順次加算した第４の信号を形成する
第４の遅延加算回路と； 前記第１、第２、第３及び第
４の各信号を周期ＴS と周期ＴS ／２の２列の選択信号
によって交互に切り替えて出力する選択回路と； を備
えたことを特徴とするものである。
４倍オーバーサンプリングＦＩＲ型のディジタルフィル
タが本来有する（４ｎ＋１）個（ｎ≧２）のタップ係数
（ビット数ｍ）を連続して隣合う４個以下のタップ係数
の組［（２ｎ＋２）個の組］に分け、それぞれの組にお
いてその組に属するタップ係数が複数の時はその和をと
って新たに１つのタップ係数とする等によって形成した
（２ｎ＋２）個の統合タップ係数（ビット数ｍ）の対応
するものと入力データ信号（ビット数ｌ）との積をとる
（２ｎ＋２）個の乗算器と； シフトレジスタと加算器
とを交互に直列配置した４個の遅延加算回路であって、
前記（２ｎ＋２）個の乗算器のうち、第１番目から第
（ｎ＋１）番目の乗算器までの各出力を１タイムスロッ
トＴS ずつ遅延させながら順次加算した第１の信号を形
成する第１の遅延加算回路、第（ｎ＋１）番目から第１
番目の乗算器までの各出力を１タイムスロットＴS ずつ
遅延させながら順次加算した第２の信号を形成する第２
の遅延加算回路、第（ｎ＋２）番目から第（２ｎ＋２）
番目の乗算器までの各出力を１タイムスロットＴS ずつ
遅延させながら順次加算した第３の信号を形成する第３
の遅延加算回路、及び第（２ｎ＋２）番目から第（ｎ＋
２）番目の乗算器までの各出力を１タイムスロットＴS
ずつ遅延させながら順次加算した第４の信号を形成する
第４の遅延加算回路と； 前記第１、第２、第３及び第
４の各信号を周期ＴS と周期ＴS ／２の２列の選択信号
によって交互に切り替えて出力する選択回路と； を備
えたことを特徴とするものである。
【００１８】
【作用】次に、前記の如く構成される本発明のディジタ
ルフィルタの作用を説明する。本発明では、送信側の２
k 倍オーバーサンプリングの性質とロールオフフィルタ
のタップ係数の対称性とに着目して、タップ係数の個数
を本来の個数（２k ・ｎ＋１）から統合した個数［２
k-1 ・（ｎ＋１）］に減少させ、これを同一の速度（ｆ
S)で並列動作する２k-1 個の基本ディジタルフィルタの
タップ係数とする。各基本ディジタルフィルタは、乗算
器と、遅延加算方向を異にする２つの遅延加算回路と、
出力回路たる選択回路とで構成されるが、各基本ディジ
タルフィルタのタップ数は（ｎ＋１）個であるから、乗
算器の総個数は２k-1 ・（ｎ＋１）となる。従来（図１
２、図１１）では、（２k ・ｎ＋１）個の乗算器を必要
としたので、両者の比をとると、数式１のようになり、
ｎが大きい場合、ｋの値によらず乗算器の個数を約１／
２に減らすことができる。
ルフィルタの作用を説明する。本発明では、送信側の２
k 倍オーバーサンプリングの性質とロールオフフィルタ
のタップ係数の対称性とに着目して、タップ係数の個数
を本来の個数（２k ・ｎ＋１）から統合した個数［２
k-1 ・（ｎ＋１）］に減少させ、これを同一の速度（ｆ
S)で並列動作する２k-1 個の基本ディジタルフィルタの
タップ係数とする。各基本ディジタルフィルタは、乗算
器と、遅延加算方向を異にする２つの遅延加算回路と、
出力回路たる選択回路とで構成されるが、各基本ディジ
タルフィルタのタップ数は（ｎ＋１）個であるから、乗
算器の総個数は２k-1 ・（ｎ＋１）となる。従来（図１
２、図１１）では、（２k ・ｎ＋１）個の乗算器を必要
としたので、両者の比をとると、数式１のようになり、
ｎが大きい場合、ｋの値によらず乗算器の個数を約１／
２に減らすことができる。
【００１９】
【数１】
【００２０】なお、第２発明のディジタルフィルタは、
第１発明の基本ディジタルフィルタの２個で構成したも
のである。
第１発明の基本ディジタルフィルタの２個で構成したも
のである。
【００２１】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の２k 倍オーバーサンプリングＦ
ＩＲ型のディジタルフィルタを示す。このフィルタは、
並列配置される２k-1 個の基本ディジタルフィルタ（１
〜２k-1)と、（ｋ−１）個の排他的論理和回路（２５０
〜２５１）と、（第１の）選択回路（ＳＥＬ）２４０と
を基本的に備える。
する。図１は、本発明の２k 倍オーバーサンプリングＦ
ＩＲ型のディジタルフィルタを示す。このフィルタは、
並列配置される２k-1 個の基本ディジタルフィルタ（１
〜２k-1)と、（ｋ−１）個の排他的論理和回路（２５０
〜２５１）と、（第１の）選択回路（ＳＥＬ）２４０と
を基本的に備える。
【００２２】２k-1 個の基本ディジタルフィルタ（１〜
２k-1)は、その詳細は後述するが、それぞれ、データ入
力端子２０１及び動作クロック入力端子２０２を共有
し、同一の動作クロック信号（速度ｆS)１２２で並列動
作をして同一のデータ信号１２１を並列的に処理し、出
力信号（１３０〜１３３）を選択回路（ＳＥＬ）２４０
に与える。
２k-1)は、その詳細は後述するが、それぞれ、データ入
力端子２０１及び動作クロック入力端子２０２を共有
し、同一の動作クロック信号（速度ｆS)１２２で並列動
作をして同一のデータ信号１２１を並列的に処理し、出
力信号（１３０〜１３３）を選択回路（ＳＥＬ）２４０
に与える。
【００２３】（ｋ−１）個の排他的論理和回路（２５０
〜２５１）は、一方の入力端が動作クロック入力端子２
０２に共通接続され、他方の入力端が（ｋ−１）個の制
御クロック入力端子（２０３〜２０４）の対応するもの
に接続され、動作クロック信号（速度ｆS ）１２２と
（ｋ−１）個の制御クロック信号［速度２x ｆS(ｘ＝
１、２、……、ｋ−１）］（１２３〜１２４）の対応す
るものとの排他的論理和をとり（ｋ−１）個の選択信号
（１３４〜１３５）を形成し、それを選択回路２４０に
与える。即ち、（ｋ−１）個の排他的論理和回路（２５
０〜２５１）は、全体として選択信号形成回路を構成し
ているのである。
〜２５１）は、一方の入力端が動作クロック入力端子２
０２に共通接続され、他方の入力端が（ｋ−１）個の制
御クロック入力端子（２０３〜２０４）の対応するもの
に接続され、動作クロック信号（速度ｆS ）１２２と
（ｋ−１）個の制御クロック信号［速度２x ｆS(ｘ＝
１、２、……、ｋ−１）］（１２３〜１２４）の対応す
るものとの排他的論理和をとり（ｋ−１）個の選択信号
（１３４〜１３５）を形成し、それを選択回路２４０に
与える。即ち、（ｋ−１）個の排他的論理和回路（２５
０〜２５１）は、全体として選択信号形成回路を構成し
ているのである。
【００２４】選択回路（ＳＥＬ）２４０は、（ｋ−１）
個の選択信号（１３４〜１３５）に従って２k-1 個の基
本ディジタルフィルタ（１〜２k-1)の出力信号（１３０
〜１３３）の並び換え操作をして１列のデータ信号（速
度２k ｆS)１５０を形成し、出力端子２２０から外部へ
送出する。
個の選択信号（１３４〜１３５）に従って２k-1 個の基
本ディジタルフィルタ（１〜２k-1)の出力信号（１３０
〜１３３）の並び換え操作をして１列のデータ信号（速
度２k ｆS)１５０を形成し、出力端子２２０から外部へ
送出する。
【００２５】さて、基本ディジタルフィルタは、例えば
図２に示すように構成される。この基本ディジタルフィ
ルタは、２倍オーバーサンプリングＦＩＲ型フィルタで
あって、ｎ＝２とした場合の構成を示す。２倍オーバー
サンプリングＦＩＲ型フィルタは、本来（２ｎ＋１）個
のタップを必要とするので、ｎ＝２とした場合には２ｎ
＋１＝５タップ必要であるが、それをｎ＋１＝３タップ
で実現してある。
図２に示すように構成される。この基本ディジタルフィ
ルタは、２倍オーバーサンプリングＦＩＲ型フィルタで
あって、ｎ＝２とした場合の構成を示す。２倍オーバー
サンプリングＦＩＲ型フィルタは、本来（２ｎ＋１）個
のタップを必要とするので、ｎ＝２とした場合には２ｎ
＋１＝５タップ必要であるが、それをｎ＋１＝３タップ
で実現してある。
【００２６】即ち、この基本ディジタルフィルタは、３
個の乗算器（２１、２２、２３）と、２個の遅延加算回
路（６０ａ、６０ｂ）と、（第２の）選択回路（ＳＥ
Ｌ）５０とで基本的に構成される。
個の乗算器（２１、２２、２３）と、２個の遅延加算回
路（６０ａ、６０ｂ）と、（第２の）選択回路（ＳＥ
Ｌ）５０とで基本的に構成される。
【００２７】図２において、入力端子１０から入力され
るデータ信号（ビット数ｌ）１０１は３個の乗算器（２
１、２２、２３）に並列的に入力し、ここで３個のタッ
プ係数（ビット数ｍ）ｄj(ｊ＝１、２、３）の対応する
するものとの積がとられる。
るデータ信号（ビット数ｌ）１０１は３個の乗算器（２
１、２２、２３）に並列的に入力し、ここで３個のタッ
プ係数（ビット数ｍ）ｄj(ｊ＝１、２、３）の対応する
するものとの積がとられる。
【００２８】ここに、３個のタップ係数ｄj は、設定根
拠は後述するが、本来必要とされる２ｎ＋１＝５個のタ
ップ係数（ビット数ｍ）を連続して隣合う２個以下のタ
ップ係数の組［ｎ＋１＝３個の組］に分け、それぞれの
組において、その組に属するタップ係数が複数の時はそ
れらの和をとって１つのタップ係数とし、また、その組
に属するタップ係数が１個のときはそれをそのまま新た
な１つのタップ係数とするようにして形成したビット数
ｍの統合タップ係数である。
拠は後述するが、本来必要とされる２ｎ＋１＝５個のタ
ップ係数（ビット数ｍ）を連続して隣合う２個以下のタ
ップ係数の組［ｎ＋１＝３個の組］に分け、それぞれの
組において、その組に属するタップ係数が複数の時はそ
れらの和をとって１つのタップ係数とし、また、その組
に属するタップ係数が１個のときはそれをそのまま新た
な１つのタップ係数とするようにして形成したビット数
ｍの統合タップ係数である。
【００２９】そして、３個の乗算器（２１、２２、２
３）の出力は、２個の遅延加算回路（６０ａ、６０ｂ）
に与えられる。第１の遅延加算回路６０ａはシフトレジ
スタ（４０、４１）と加算器（３０、３１）とからな
る。また第２の遅延加算回路６０ｂは、シフトレジスタ
（４２、４３）と加算器（３２、３３）とからなる。こ
こに、４個のシフトレジスタ（４０〜４３）は、それぞ
れ、データ信号１０１の１タイムスロットＴS 分の遅延
量を持つものである。
３）の出力は、２個の遅延加算回路（６０ａ、６０ｂ）
に与えられる。第１の遅延加算回路６０ａはシフトレジ
スタ（４０、４１）と加算器（３０、３１）とからな
る。また第２の遅延加算回路６０ｂは、シフトレジスタ
（４２、４３）と加算器（３２、３３）とからなる。こ
こに、４個のシフトレジスタ（４０〜４３）は、それぞ
れ、データ信号１０１の１タイムスロットＴS 分の遅延
量を持つものである。
【００３０】即ち、２個の遅延加算回路（６０ａ、６０
ｂ）は、シフトレジスタと加算器とを交互に配置したも
ので、第１の遅延加算回路６０ａは、第１番目の乗算器
２１から第３番目の乗算器２３までの各出力を１タイム
スロットＴS ずつ遅延させながら順次加算した第１の信
号１１１を形成し（図３（ａ））、第２の遅延加算回路
６０ｂは、第３番目の乗算器２３から第１番目の乗算器
２１までの各出力を１タイムスロットＴS ずつ遅延させ
ながら順次加算した第２の信号１１２を形成し（図３
（ｂ））、それぞれ選択回路５０に与えられる。
ｂ）は、シフトレジスタと加算器とを交互に配置したも
ので、第１の遅延加算回路６０ａは、第１番目の乗算器
２１から第３番目の乗算器２３までの各出力を１タイム
スロットＴS ずつ遅延させながら順次加算した第１の信
号１１１を形成し（図３（ａ））、第２の遅延加算回路
６０ｂは、第３番目の乗算器２３から第１番目の乗算器
２１までの各出力を１タイムスロットＴS ずつ遅延させ
ながら順次加算した第２の信号１１２を形成し（図３
（ｂ））、それぞれ選択回路５０に与えられる。
【００３１】選択回路５０は、２つの入力信号（１１
１、１１２）を入力端子１１に印加される周期ＴS の選
択信号１０２（図３（ｃ））によって、前半部分では出
力信号１１１を取り出し後半部分では出力信号１１２を
取り出すというように交互に切り替えて取り出し、それ
を出力信号１０３（図３（ｄ））として出力端子１３か
ら外部へ送出する。
１、１１２）を入力端子１１に印加される周期ＴS の選
択信号１０２（図３（ｃ））によって、前半部分では出
力信号１１１を取り出し後半部分では出力信号１１２を
取り出すというように交互に切り替えて取り出し、それ
を出力信号１０３（図３（ｄ））として出力端子１３か
ら外部へ送出する。
【００３２】次に、図２の構成となることの根拠を図１
２を参照して説明する。図１２は、前述したように２k
倍オーバーサンプリングＦＩＲ型ディジタルフィルタの
基本形であるので、この基本形から２倍オーバーサンプ
リングＦＩＲ型フィルタの構成を類推する。即ち、５タ
ップ２倍オーバーサンプリングＦＩＲ型フィルタの従来
構成は、動作クロックの周波数は２ｆS であるが、ＴS
／２の遅延量を持つシフトレジスタの４個を縦続接続
し、その入力段と出力段に乗算器を設け、ＴS ／２ずつ
順次遅延された入力データ信号ａi(−∞≦ｉ≦＋∞）の
対応するものと５個のタップ係数（Ｃ1 〜Ｃ5 ）の対応
するものとを掛け合わせ、５個の乗算器出力を総和する
構成である。入力データ信号ａi とタップ係数（Ｃ1 〜
Ｃ5 ）との時間関係は、例えば図８に示すようになる。
２を参照して説明する。図１２は、前述したように２k
倍オーバーサンプリングＦＩＲ型ディジタルフィルタの
基本形であるので、この基本形から２倍オーバーサンプ
リングＦＩＲ型フィルタの構成を類推する。即ち、５タ
ップ２倍オーバーサンプリングＦＩＲ型フィルタの従来
構成は、動作クロックの周波数は２ｆS であるが、ＴS
／２の遅延量を持つシフトレジスタの４個を縦続接続
し、その入力段と出力段に乗算器を設け、ＴS ／２ずつ
順次遅延された入力データ信号ａi(−∞≦ｉ≦＋∞）の
対応するものと５個のタップ係数（Ｃ1 〜Ｃ5 ）の対応
するものとを掛け合わせ、５個の乗算器出力を総和する
構成である。入力データ信号ａi とタップ係数（Ｃ1 〜
Ｃ5 ）との時間関係は、例えば図８に示すようになる。
【００３３】図８は、時刻ｔ1 において入力データ信号
ａとタップ係数（Ｃ1 〜Ｃ5 ）との時間関係が図８（Ａ
１）のようになっているとした場合、周波数２ｆS の動
作クロックの１単位時間後の時刻ｔ2 では図８（Ａ２）
のようになり、以下時刻ｔ3、同ｔ4 では図８（Ａ
３）、同（Ａ４）となることを示し、各時刻におけるタ
ップ係数とデータ信号との積和ｂi(−∞≦ｉ≦＋∞）は
図８（Ｂ）のようになることを示している。
ａとタップ係数（Ｃ1 〜Ｃ5 ）との時間関係が図８（Ａ
１）のようになっているとした場合、周波数２ｆS の動
作クロックの１単位時間後の時刻ｔ2 では図８（Ａ２）
のようになり、以下時刻ｔ3、同ｔ4 では図８（Ａ
３）、同（Ａ４）となることを示し、各時刻におけるタ
ップ係数とデータ信号との積和ｂi(−∞≦ｉ≦＋∞）は
図８（Ｂ）のようになることを示している。
【００３４】ここで、図８（Ａ１〜Ａ４）においてタッ
プ係数と入力データ信号との関係に注目すると、送信側
のフィルタ出力は、Ｃ5 とＣ4 、Ｃ3 とＣ2 が同じ１
つのデータ信号に対応し、Ｃ4 とＣ3 、Ｃ2 とＣ1 が
同じ１つのデータ信号に対応する、という２つの態様で
規定できることが分かる。これが統合タップ係数の設定
根拠である。
プ係数と入力データ信号との関係に注目すると、送信側
のフィルタ出力は、Ｃ5 とＣ4 、Ｃ3 とＣ2 が同じ１
つのデータ信号に対応し、Ｃ4 とＣ3 、Ｃ2 とＣ1 が
同じ１つのデータ信号に対応する、という２つの態様で
規定できることが分かる。これが統合タップ係数の設定
根拠である。
【００３５】つまり、２つのタップ係数が同じ１つのデ
ータ信号に対応しているので、上述した設定方法によっ
て当初から一定の関係にある２つのタップ係数を足して
１つの統合タップ係数にしておけば、タップ数、つま
り、乗算器の数を上記例で言えば５個から３個に減らす
ことができるのである。
ータ信号に対応しているので、上述した設定方法によっ
て当初から一定の関係にある２つのタップ係数を足して
１つの統合タップ係数にしておけば、タップ数、つま
り、乗算器の数を上記例で言えば５個から３個に減らす
ことができるのである。
【００３６】具体的に言えば、３個の統合タップ係数ｄ
j は、上記２つの態様から、Ｃ5 ＋Ｃ4 ＝ｄ1 、Ｃ3 ＋
Ｃ2 ＝ｄ2 、Ｃ1 ＝ｄ3 と設定する。
j は、上記２つの態様から、Ｃ5 ＋Ｃ4 ＝ｄ1 、Ｃ3 ＋
Ｃ2 ＝ｄ2 、Ｃ1 ＝ｄ3 と設定する。
【００３７】ここで注意すべきことは、ロールオフフィ
ルタとして用いる場合、タップ係数の対称性から、Ｃ5
＝Ｃ1 、Ｃ4 ＝Ｃ2 であり、ｄ1 ＝Ｃ1 ＋Ｃ2 、ｄ2 ＝
Ｃ3＋Ｃ4 、ｄ3 ＝Ｃ5 となることである。
ルタとして用いる場合、タップ係数の対称性から、Ｃ5
＝Ｃ1 、Ｃ4 ＝Ｃ2 であり、ｄ1 ＝Ｃ1 ＋Ｃ2 、ｄ2 ＝
Ｃ3＋Ｃ4 、ｄ3 ＝Ｃ5 となることである。
【００３８】そうすると、このように設定した統合タッ
プ係数ｄj と入力データ信号ａi との関係で出力信号ｂ
i を表すと、出力信号ｂi は、時間的に先のデータ信号
から順にｄ1、ｄ2、ｄ3 に対応するものと、時間的に後の
データ信号から順にｄ1、ｄ2、ｄ3 に対応するものとが交
互に現れることが分かる。
プ係数ｄj と入力データ信号ａi との関係で出力信号ｂ
i を表すと、出力信号ｂi は、時間的に先のデータ信号
から順にｄ1、ｄ2、ｄ3 に対応するものと、時間的に後の
データ信号から順にｄ1、ｄ2、ｄ3 に対応するものとが交
互に現れることが分かる。
【００３９】以上のことから、５タップの送信側ロール
オフフィルタの場合、３種類の乗算器と、各乗算器の出
力をデータの入力側から遅延加算して行く回路と、出力
側から遅延加算して行く回路と、この２つの遅延加算回
路の２系列の出力をＴS ／２毎に交互に切り替えて出力
する選択回路とがあれば、２倍オーバーサンプリングの
ディジタルフィルタを構成できるのである。図２は、こ
のようにして構成したものであり、図３（ｄ）に示すよ
うに、従来のフィルタの出力（図８（Ｂ））と全く同じ
内容の出力が得られる。選択回路５０の出力段以外の回
路の動作速度は全てｆS である。
オフフィルタの場合、３種類の乗算器と、各乗算器の出
力をデータの入力側から遅延加算して行く回路と、出力
側から遅延加算して行く回路と、この２つの遅延加算回
路の２系列の出力をＴS ／２毎に交互に切り替えて出力
する選択回路とがあれば、２倍オーバーサンプリングの
ディジタルフィルタを構成できるのである。図２は、こ
のようにして構成したものであり、図３（ｄ）に示すよ
うに、従来のフィルタの出力（図８（Ｂ））と全く同じ
内容の出力が得られる。選択回路５０の出力段以外の回
路の動作速度は全てｆS である。
【００４０】以上説明した２倍オーバーサンプリングの
ディジタルフィルタは、単独でも利用できるが、本発明
は、これを２k-1 個並設して４倍以上のオーバーサンプ
リングのディジタルフィルタ、つまり、図１に示した２
k 倍オーバーサンプリングＦＩＲ型のディジタルフィル
タを得ようとするものである。但し、統合タップ係数は
以上説明した２倍オーバーサンプリングのディジタルフ
ィルタとして設定するのてはなく、２k 倍オーバーサン
プリングのディジタルフィルタとして設定する点が異な
ることに注意する必要がある。
ディジタルフィルタは、単独でも利用できるが、本発明
は、これを２k-1 個並設して４倍以上のオーバーサンプ
リングのディジタルフィルタ、つまり、図１に示した２
k 倍オーバーサンプリングＦＩＲ型のディジタルフィル
タを得ようとするものである。但し、統合タップ係数は
以上説明した２倍オーバーサンプリングのディジタルフ
ィルタとして設定するのてはなく、２k 倍オーバーサン
プリングのディジタルフィルタとして設定する点が異な
ることに注意する必要がある。
【００４１】即ち、２k 倍オーバーサンプリングのディ
ジタルフィルタでは、２k-1 個の基本ディジタルフィル
タ［タップ数（ｎ＋１）個：ｎ≧２］は、２k 倍（ｋ≧
２：整数）オーバーサンプリングＦＩＲ型のディジタル
フィルタが本来有する（２k・ｎ＋１）個のタップ係数
（ビット数ｍ）を連続して隣合う２k 個以下のタップ係
数の組［２k-1 ・（ｎ＋１）個の組］に分け、それぞれ
の組においてその組に属するタップ係数が複数の時はそ
の和をとって新たに１つのタップ係数とする等によって
形成した２k-1 （ｎ＋１）個の統合タップ係数（ビット
数ｍ）が与えられる。以下、ｋ＝２とした４倍オーバー
サンプリングＦＩＲ型のディジタルフィルタを例に挙げ
て２k 倍オーバーサンプリングフィルタの構成を説明す
る。
ジタルフィルタでは、２k-1 個の基本ディジタルフィル
タ［タップ数（ｎ＋１）個：ｎ≧２］は、２k 倍（ｋ≧
２：整数）オーバーサンプリングＦＩＲ型のディジタル
フィルタが本来有する（２k・ｎ＋１）個のタップ係数
（ビット数ｍ）を連続して隣合う２k 個以下のタップ係
数の組［２k-1 ・（ｎ＋１）個の組］に分け、それぞれ
の組においてその組に属するタップ係数が複数の時はそ
の和をとって新たに１つのタップ係数とする等によって
形成した２k-1 （ｎ＋１）個の統合タップ係数（ビット
数ｍ）が与えられる。以下、ｋ＝２とした４倍オーバー
サンプリングＦＩＲ型のディジタルフィルタを例に挙げ
て２k 倍オーバーサンプリングフィルタの構成を説明す
る。
【００４２】４倍オーバーサンプリングＦＩＲ型のディ
ジタルフィルタは、図４に示すように、２個の基本ディ
ジタルフィルタ（２３４、２３５）と、選択回路（ＳＥ
Ｌ）２４１と、選択信号発生回路たる排他的論理和回路
２５２とで構成される。ここに、２個の基本ディジタル
フィルタ（２３４、２３５）は、前記例で言えば、それ
ぞれ３タップであるから、タップ数４ｎ＋１においてｎ
＝２とした９タップを本来必要であるのを、６タップで
実現できるのである。
ジタルフィルタは、図４に示すように、２個の基本ディ
ジタルフィルタ（２３４、２３５）と、選択回路（ＳＥ
Ｌ）２４１と、選択信号発生回路たる排他的論理和回路
２５２とで構成される。ここに、２個の基本ディジタル
フィルタ（２３４、２３５）は、前記例で言えば、それ
ぞれ３タップであるから、タップ数４ｎ＋１においてｎ
＝２とした９タップを本来必要であるのを、６タップで
実現できるのである。
【００４３】図４において、２個の基本ディジタルフィ
ルタ（２３４、２３５）は、それぞれ、データ入力端子
２０５及び動作クロック入力端子２０６を共有し、同一
の動作クロック信号（速度ｆS ）１２７（図５（ｃ））
で並列動作をして同一のデータ信号１２６を並列的に処
理し、出力信号（１３８、１３９）を選択回路（ＳＥ
Ｌ）２４１に与える（図５（ａ）（ｂ））。
ルタ（２３４、２３５）は、それぞれ、データ入力端子
２０５及び動作クロック入力端子２０６を共有し、同一
の動作クロック信号（速度ｆS ）１２７（図５（ｃ））
で並列動作をして同一のデータ信号１２６を並列的に処
理し、出力信号（１３８、１３９）を選択回路（ＳＥ
Ｌ）２４１に与える（図５（ａ）（ｂ））。
【００４４】排他的論理和回路２５２は、一方の入力端
が動作クロック入力端子２０６に接続され、他方の入力
端が制御クロック入力端子２０７に接続され、動作クロ
ック信号（速度ｆS)１２７と制御クロック信号（速度２
ｆS)１２８（図５（ｄ））との排他的論理和をとって選
択信号１５５を形成し（図５（ｅ））、それを選択回路
２４１に与える。
が動作クロック入力端子２０６に接続され、他方の入力
端が制御クロック入力端子２０７に接続され、動作クロ
ック信号（速度ｆS)１２７と制御クロック信号（速度２
ｆS)１２８（図５（ｄ））との排他的論理和をとって選
択信号１５５を形成し（図５（ｅ））、それを選択回路
２４１に与える。
【００４５】選択回路（ＳＥＬ）２４１は、選択信号１
５５が、Highレベルのときは基本ディシタルフィルタ２
３４の出力信号１３８を選択し、Low レベルのときは基
本ディシタルフィルタ２３５の出力信号１３９を選択す
ることで、２個の基本ディジタルフィルタ（２３４、２
３５）の出力信号（１３８、１３９）の並び換え操作を
して１列のデータ信号（速度４ｆS)１５１を形成し（図
５（ｆ））、出力端子２２１から外部へ送出する。
５５が、Highレベルのときは基本ディシタルフィルタ２
３４の出力信号１３８を選択し、Low レベルのときは基
本ディシタルフィルタ２３５の出力信号１３９を選択す
ることで、２個の基本ディジタルフィルタ（２３４、２
３５）の出力信号（１３８、１３９）の並び換え操作を
して１列のデータ信号（速度４ｆS)１５１を形成し（図
５（ｆ））、出力端子２２１から外部へ送出する。
【００４６】次に、図６は、図４に示した４倍オーバー
サンプリングＦＩＲ型のディジタルフィルタの具体的構
成例である。以下、図６を参照して統合タップ係数の設
定方法及び回路の具体的動作を説明し、図１の一般的な
構成が得られることを示す。
サンプリングＦＩＲ型のディジタルフィルタの具体的構
成例である。以下、図６を参照して統合タップ係数の設
定方法及び回路の具体的動作を説明し、図１の一般的な
構成が得られることを示す。
【００４７】なお、図６では、各基本ディジタルフィル
タにおける選択回路（５０）及び各基本ディジタルフィ
ルタの出力を選択する選択回路（２４１）を１つにまと
めて選択回路（ＳＥＬ）９１とし、これに排他的論理和
回路（２５２）を収納してある。即ち、入力端子２１に
は速度ｆS(周期ＴS)の動作クロック信号（選択信号６０
６）が印加され、入力端子２２には速度２ｆS(周期ＴS
／２）の制御クロック信号（選択信号６０７）が印加さ
れる。
タにおける選択回路（５０）及び各基本ディジタルフィ
ルタの出力を選択する選択回路（２４１）を１つにまと
めて選択回路（ＳＥＬ）９１とし、これに排他的論理和
回路（２５２）を収納してある。即ち、入力端子２１に
は速度ｆS(周期ＴS)の動作クロック信号（選択信号６０
６）が印加され、入力端子２２には速度２ｆS(周期ＴS
／２）の制御クロック信号（選択信号６０７）が印加さ
れる。
【００４８】図６において、データ入力端子２０から入
力されるデータ信号（ビット数ｌ）６０１は、６個の乗
算器（６１〜６６）に並列的に入力し、ここで６個のタ
ップ係数（ビット数ｍ）ｄj(ｊ＝１、２、……、６）の
対応するものとの積がとられるが、この６個の乗算器
（６１〜６６）は３個ずつに２分される。一方の３個の
乗算器（６１〜６３）に対しては、シフトレジスタ（７
１、７２）と加算器（８１、８２）とからなる第１の遅
延加算回路と、シフトレジスタ（７３、７４）と加算器
（８３、８４）とからなる第２の遅延加算回路とが設け
られ（以上が１方の基本ディジタルフィルタ２３４に対
応する）、他方の３個の乗算器（６４〜６６）に対して
は、シフトレジスタ（７５、７６）と加算器（８５、８
６）とからなる第３の遅延加算回路と、シフトレジスタ
（７７、７８）と加算器（８７、８８）とからなる第４
の遅延加算回路とが設けられる（以上が他方の基本ディ
ジタルフィルタ２３５に対応する）。
力されるデータ信号（ビット数ｌ）６０１は、６個の乗
算器（６１〜６６）に並列的に入力し、ここで６個のタ
ップ係数（ビット数ｍ）ｄj(ｊ＝１、２、……、６）の
対応するものとの積がとられるが、この６個の乗算器
（６１〜６６）は３個ずつに２分される。一方の３個の
乗算器（６１〜６３）に対しては、シフトレジスタ（７
１、７２）と加算器（８１、８２）とからなる第１の遅
延加算回路と、シフトレジスタ（７３、７４）と加算器
（８３、８４）とからなる第２の遅延加算回路とが設け
られ（以上が１方の基本ディジタルフィルタ２３４に対
応する）、他方の３個の乗算器（６４〜６６）に対して
は、シフトレジスタ（７５、７６）と加算器（８５、８
６）とからなる第３の遅延加算回路と、シフトレジスタ
（７７、７８）と加算器（８７、８８）とからなる第４
の遅延加算回路とが設けられる（以上が他方の基本ディ
ジタルフィルタ２３５に対応する）。
【００４９】そして、８個のシフトレジスタ（７１〜７
８）は、それぞれデータ信号６０１の１タイムスロット
ＴS 分の遅延量を持つものであり、４個の遅延加算回路
はシフトレジスタと加算器とを交互に直列配置したもの
で、上述したように動作する。即ち、第１の遅延加算回
路は、第１番目の乗算器６１から第３番目の乗算器６３
までの各出力を１タイムスロットＴS ずつ遅延させなが
ら順次加算した第１の信号６０２を形成し、第２の遅延
加算回路は、第３番目の乗算器６３から第１番目の乗算
器６１までの各出力を１タイムスロットＴS ずつ遅延さ
せながら順次加算した第２の信号６０３を形成し、第３
の遅延加算回路は、第４番目の乗算器６４から第６番目
の乗算器６６までの各出力を１タイムスロットＴS ずつ
遅延させながら順次加算した第３の信号６０４を形成
し、第４の遅延加算回路は、第６番目の乗算器６６から
第４番目の乗算器６４までの各出力を１タイムスロット
ＴSずつ遅延させながら順次加算した第４の信号６０５
を形成する。
８）は、それぞれデータ信号６０１の１タイムスロット
ＴS 分の遅延量を持つものであり、４個の遅延加算回路
はシフトレジスタと加算器とを交互に直列配置したもの
で、上述したように動作する。即ち、第１の遅延加算回
路は、第１番目の乗算器６１から第３番目の乗算器６３
までの各出力を１タイムスロットＴS ずつ遅延させなが
ら順次加算した第１の信号６０２を形成し、第２の遅延
加算回路は、第３番目の乗算器６３から第１番目の乗算
器６１までの各出力を１タイムスロットＴS ずつ遅延さ
せながら順次加算した第２の信号６０３を形成し、第３
の遅延加算回路は、第４番目の乗算器６４から第６番目
の乗算器６６までの各出力を１タイムスロットＴS ずつ
遅延させながら順次加算した第３の信号６０４を形成
し、第４の遅延加算回路は、第６番目の乗算器６６から
第４番目の乗算器６４までの各出力を１タイムスロット
ＴSずつ遅延させながら順次加算した第４の信号６０５
を形成する。
【００５０】選択回路（ＳＥＬ）９１は、４つの入力信
号（６０２〜６０５）を周期ＴS の選択信号６０６と周
期ＴS ／２の選択信号６０７とによって交互に切り替え
て取り出し、それを出力信号６０８として出力端子７０
３から外部へ送出する。
号（６０２〜６０５）を周期ＴS の選択信号６０６と周
期ＴS ／２の選択信号６０７とによって交互に切り替え
て取り出し、それを出力信号６０８として出力端子７０
３から外部へ送出する。
【００５１】ここで、統合タップ係数ｄj は、本来必要
とされる４・ｎ＋１＝９個のタップ係数（ビット数ｍ）
を連続して隣合う４個以下のタップ係数の組（２（ｎ＋
１）＝６個の組）に分け、それぞれの組において、その
組に属するタップ係数が複数の時はそれらの和をとっ
て、またその組に属するタップ係数が１個の時はそれを
そのまま新たな１個のタップ係数とする、ことによって
形成した２（ｎ＋１）＝６個からなるものである。
とされる４・ｎ＋１＝９個のタップ係数（ビット数ｍ）
を連続して隣合う４個以下のタップ係数の組（２（ｎ＋
１）＝６個の組）に分け、それぞれの組において、その
組に属するタップ係数が複数の時はそれらの和をとっ
て、またその組に属するタップ係数が１個の時はそれを
そのまま新たな１個のタップ係数とする、ことによって
形成した２（ｎ＋１）＝６個からなるものである。
【００５２】次に、基本ディジタルフイルタにおいて説
明したのと同様の手法によって図６の構成とした根拠を
説明する。図１２に示した２k 倍オーバーサンプリング
ＦＩＲ型ディジタルフィルタの基本形から類推される９
タップの４倍オーバーサンプリングＦＩＲ型フィルタの
従来構成は、動作クロックの周波数は４ｆS であるが、
ＴS ／４の遅延量を持つシフトレジスタの８個を縦続接
続し、その入力段と出力段に乗算器を設け、ＴS／４ず
つ順次遅延された入力データ信号ａi(−∞≦ｉ≦＋∞）
の対応するものと９個のタップ係数（Ｃ1 〜Ｃ9)の対応
するものとを掛け合わせ、９個の乗算器出力を総和する
構成である。そうすると、時刻ｔ1 から同ｔ5 における
入力データ号ａi とタップ係数（Ｃ1 〜Ｃ9)との時間関
係は、例えば図９（ａ）に示すようになり、また各時刻
におけるタップ係数とデータ信号との積和ｂi(−∞≦ｉ
≦＋∞）は図９（ｂ）のようになる。なお、信号の時間
的な進遅方向は図８とは逆となっているが、本質的な事
項ではない。
明したのと同様の手法によって図６の構成とした根拠を
説明する。図１２に示した２k 倍オーバーサンプリング
ＦＩＲ型ディジタルフィルタの基本形から類推される９
タップの４倍オーバーサンプリングＦＩＲ型フィルタの
従来構成は、動作クロックの周波数は４ｆS であるが、
ＴS ／４の遅延量を持つシフトレジスタの８個を縦続接
続し、その入力段と出力段に乗算器を設け、ＴS／４ず
つ順次遅延された入力データ信号ａi(−∞≦ｉ≦＋∞）
の対応するものと９個のタップ係数（Ｃ1 〜Ｃ9)の対応
するものとを掛け合わせ、９個の乗算器出力を総和する
構成である。そうすると、時刻ｔ1 から同ｔ5 における
入力データ号ａi とタップ係数（Ｃ1 〜Ｃ9)との時間関
係は、例えば図９（ａ）に示すようになり、また各時刻
におけるタップ係数とデータ信号との積和ｂi(−∞≦ｉ
≦＋∞）は図９（ｂ）のようになる。なお、信号の時間
的な進遅方向は図８とは逆となっているが、本質的な事
項ではない。
【００５３】そうすると、図９（ａ）から送信側のフィ
ルタ出力には、Ｃ1 〜Ｃ4 、Ｃ5〜Ｃ8 が１つの同じ
データ信号に対応し、Ｃ2 〜Ｃ5 、Ｃ6 〜Ｃ9 が１つ
の同じデータ信号に対応し、Ｃ3 〜Ｃ6 、Ｃ7 〜Ｃ9
が１つの同じデータ信号に対応し、Ｃ1 〜Ｃ3 、Ｃ4
〜Ｃ7 、Ｃ8 、Ｃ9 が１つの同じデータ信号に対応す
る、の４つの態様がある。
ルタ出力には、Ｃ1 〜Ｃ4 、Ｃ5〜Ｃ8 が１つの同じ
データ信号に対応し、Ｃ2 〜Ｃ5 、Ｃ6 〜Ｃ9 が１つ
の同じデータ信号に対応し、Ｃ3 〜Ｃ6 、Ｃ7 〜Ｃ9
が１つの同じデータ信号に対応し、Ｃ1 〜Ｃ3 、Ｃ4
〜Ｃ7 、Ｃ8 、Ｃ9 が１つの同じデータ信号に対応す
る、の４つの態様がある。
【００５４】つまり、上述したのと同様に、複数のタッ
プ係数が１つの同じデータ信号に対応しているので、当
初から一定の関係にある複数のタップ係数を統合して１
つにすれば、乗算器の数を減らせる。本実施例で言え
ば、上述した４種の態様から、次の数式２〜同７に示す
６個の統合タップ係数ｄj(ｊ＝１、２、３、４、５、
６）を定めることができる。これは、前述した事項であ
る。これにより、乗算器の数は９個から６個に減少させ
得るのである。
プ係数が１つの同じデータ信号に対応しているので、当
初から一定の関係にある複数のタップ係数を統合して１
つにすれば、乗算器の数を減らせる。本実施例で言え
ば、上述した４種の態様から、次の数式２〜同７に示す
６個の統合タップ係数ｄj(ｊ＝１、２、３、４、５、
６）を定めることができる。これは、前述した事項であ
る。これにより、乗算器の数は９個から６個に減少させ
得るのである。
【００５５】
【数２】
【００５６】
【数３】
【００５７】
【数４】
【００５８】
【数５】
【００５９】
【数６】
【００６０】
【数７】
【００６１】そして、ロールオフフィルタとして用いる
場合、タップ係数には対称性があるので、Ｃ1 ＝Ｃ9 、
Ｃ2 ＝Ｃ8 、Ｃ3 ＝Ｃ7 、Ｃ4 ＝Ｃ6 である。従って、
上記数式２〜同７は、次の数式８〜同１３となる。
場合、タップ係数には対称性があるので、Ｃ1 ＝Ｃ9 、
Ｃ2 ＝Ｃ8 、Ｃ3 ＝Ｃ7 、Ｃ4 ＝Ｃ6 である。従って、
上記数式２〜同７は、次の数式８〜同１３となる。
【００６２】
【数８】
【００６３】
【数９】
【００６４】
【数１０】
【００６５】
【数１１】
【００６６】
【数１２】
【００６７】
【数１３】
【００６８】すると、従来のディジタルフィルタの出力
ｂi は図９（ｂ）のようになるが、これを新しい統合タ
ップ係数ｄj で表すと、数式１４〜同１８のようにな
る。
ｂi は図９（ｂ）のようになるが、これを新しい統合タ
ップ係数ｄj で表すと、数式１４〜同１８のようにな
る。
【００６９】
【数１４】
【００７０】
【数１５】
【００７１】
【数１６】
【００７２】
【数１７】
【００７３】
【数１８】
【００７４】即ち、ｂ5 はｂ1 を１タイムスロット遅延
したものであるので、ｂ1 〜ｂ4 が繰り返されることに
なる。従って、出力信号は、ｂ1、ｂ2、ｂ3、ｂ4 の４つで
あり、これらはそれぞれ３つの乗算器の出力を遅延加算
することで形成できることが分かる。そして、ｂ1 とｂ
4 、ｂ2 とｂ3 の関係に注目すると、どちらも、同じデ
ータ信号に対してタップ係数が逆向きに対応している。
従って、４つの出力信号を、一般的に、ｂ4i、ｂ4i+1、
ｂ4i+2、ｂ4i+3と記述すると、出力信号ｂ4i+1と同
ｂ4i、出力信号ｂ4i+3と同ｂ4i+2の信号形成は、それぞ
れ、３つの乗算器の各出力を、データの入力側から遅延
加算して行く回路とデータの出力側から遅延加算して行
く回路で行えば良いことが分かる。
したものであるので、ｂ1 〜ｂ4 が繰り返されることに
なる。従って、出力信号は、ｂ1、ｂ2、ｂ3、ｂ4 の４つで
あり、これらはそれぞれ３つの乗算器の出力を遅延加算
することで形成できることが分かる。そして、ｂ1 とｂ
4 、ｂ2 とｂ3 の関係に注目すると、どちらも、同じデ
ータ信号に対してタップ係数が逆向きに対応している。
従って、４つの出力信号を、一般的に、ｂ4i、ｂ4i+1、
ｂ4i+2、ｂ4i+3と記述すると、出力信号ｂ4i+1と同
ｂ4i、出力信号ｂ4i+3と同ｂ4i+2の信号形成は、それぞ
れ、３つの乗算器の各出力を、データの入力側から遅延
加算して行く回路とデータの出力側から遅延加算して行
く回路で行えば良いことが分かる。
【００７５】そして、４つの出力信号（ｂ4i、ｂ4i+1、
ｂ4i+2、ｂ4i+3）を周期ＴS ／４の間隔で一定の順番で
切り替えて出力すれば、従来のフィルタと同様周期ＴS
の動作速度でもって本来の９タップ４倍オーバーサンプ
リングのディジタルフィルタ出力が得られるのであり、
図６の構成、従って、図４の構成となるのである。
ｂ4i+2、ｂ4i+3）を周期ＴS ／４の間隔で一定の順番で
切り替えて出力すれば、従来のフィルタと同様周期ＴS
の動作速度でもって本来の９タップ４倍オーバーサンプ
リングのディジタルフィルタ出力が得られるのであり、
図６の構成、従って、図４の構成となるのである。
【００７６】即ち、図６で言えば、一方の３個の乗算器
（６１〜６３）では、第１の遅延加算回路が出力信号ｂ
4i+1に対応した第１の信号６０２を出力し、第２の遅延
加算回路が出力信号ｂ4iに対応した第２の信号６０３を
出力し、また、他方の３個の乗算器（６４〜６６）で
は、第３の遅延加算回路が出力信号ｂ4i+3に対応した第
３の信号６０４を出力し、第４の遅延加算回路が出力信
号ｂ4i+2に対応した信号６０５を出力し、それら４つの
遅延加算回路の出力を選択回路（ＳＥＬ）９１が選択出
力するようにしてある。
（６１〜６３）では、第１の遅延加算回路が出力信号ｂ
4i+1に対応した第１の信号６０２を出力し、第２の遅延
加算回路が出力信号ｂ4iに対応した第２の信号６０３を
出力し、また、他方の３個の乗算器（６４〜６６）で
は、第３の遅延加算回路が出力信号ｂ4i+3に対応した第
３の信号６０４を出力し、第４の遅延加算回路が出力信
号ｂ4i+2に対応した信号６０５を出力し、それら４つの
遅延加算回路の出力を選択回路（ＳＥＬ）９１が選択出
力するようにしてある。
【００７７】ここに、データ信号６０１は、ゼロ補間し
た信号ではないので（図７（ａ））、４つの遅延加算回
路の出力（６０２、６０３、６０４、６０５）は図７
（ｂ）となる。そして、図７（ｃ）に示すように、選択
信号６０６は周期ＴS の信号であり、選択信号６０７は
周期ＴS ／２の信号である。それ故、４つの遅延加算回
路の出力（６０２、６０３、６０４、６０５）を図６に
示す関係（６０２、６０５、６０４、６０３の順番）で
選択回路９１に接続し、選択回路９１が選択信号６０６
に対しては上から第１番目と第３番目の信号を交互に選
択し、選択信号６０７に対しては上から第２番目と第４
番目の信号を交互に選択すれば、当該ディジタルフィル
タの出力信号６０８は図７（ｄ）となる。これは、図９
（ｂ）と全く同一の信号であり、正しく構成できたこと
を示している。
た信号ではないので（図７（ａ））、４つの遅延加算回
路の出力（６０２、６０３、６０４、６０５）は図７
（ｂ）となる。そして、図７（ｃ）に示すように、選択
信号６０６は周期ＴS の信号であり、選択信号６０７は
周期ＴS ／２の信号である。それ故、４つの遅延加算回
路の出力（６０２、６０３、６０４、６０５）を図６に
示す関係（６０２、６０５、６０４、６０３の順番）で
選択回路９１に接続し、選択回路９１が選択信号６０６
に対しては上から第１番目と第３番目の信号を交互に選
択し、選択信号６０７に対しては上から第２番目と第４
番目の信号を交互に選択すれば、当該ディジタルフィル
タの出力信号６０８は図７（ｄ）となる。これは、図９
（ｂ）と全く同一の信号であり、正しく構成できたこと
を示している。
【００７８】以上の説明から容易に推察できるように、
４倍オーバーサンプリングＦＩＲ型ディジタルフィルタ
の考えを拡張すれば、２k 倍オーバーサンプリングＦＩ
Ｒ型ディジタルフィルタを構成できる。回路構成は次の
ようになる。
４倍オーバーサンプリングＦＩＲ型ディジタルフィルタ
の考えを拡張すれば、２k 倍オーバーサンプリングＦＩ
Ｒ型ディジタルフィルタを構成できる。回路構成は次の
ようになる。
【００７９】まず、各基本ディジタルフィルタのタップ
数は、２k 倍（ｋ≧２：整数）オーバーサンプリングＦ
ＩＲ型のディジタルフィルタが本来有する（２k ・ｎ＋
１）個のタップ係数（ビット数ｍ）を連続して隣合う２
k 個以下のタップ係数の組に分けた時の数であるので、
２k 個の組と２k 個未満の組がそれぞれｎ組と１組、も
しくは、（ｎ−１）組と２組となり、何れにせよ（ｎ＋
１）個となる。
数は、２k 倍（ｋ≧２：整数）オーバーサンプリングＦ
ＩＲ型のディジタルフィルタが本来有する（２k ・ｎ＋
１）個のタップ係数（ビット数ｍ）を連続して隣合う２
k 個以下のタップ係数の組に分けた時の数であるので、
２k 個の組と２k 個未満の組がそれぞれｎ組と１組、も
しくは、（ｎ−１）組と２組となり、何れにせよ（ｎ＋
１）個となる。
【００８０】また、乗算器の総数は、２k 個の組の数で
あるから、一番端のタップ係数ｄ1の選び方の２k 通り
（１〜２k 個の構成にできる）と、各基本ディジタルフ
ィルタのタップ数（ｎ＋１）とをかけて２k ・（ｎ＋
１）個であるが、タップ係数の対称性から同じものが２
回でてくるので、結局２k-1 ・（ｎ＋１）個となる。
あるから、一番端のタップ係数ｄ1の選び方の２k 通り
（１〜２k 個の構成にできる）と、各基本ディジタルフ
ィルタのタップ数（ｎ＋１）とをかけて２k ・（ｎ＋
１）個であるが、タップ係数の対称性から同じものが２
回でてくるので、結局２k-1 ・（ｎ＋１）個となる。
【００８１】従って、基本ディジタルフィルタの数は、
乗算器数を基本ディジタルフィルタのタップ数で割れば
良いので、２k-1 個となる。
乗算器数を基本ディジタルフィルタのタップ数で割れば
良いので、２k-1 個となる。
【００８２】また、選択回路は、各基本ディジタルフィ
ルタの出力が規則性を持っているので、基本的には、図
４の構成で良い。ただし、選択信号の本数は、基本ディ
ジタルフィルタの数が２k-1 個なので、log2２k-1 ＝ｋ
−１となる。
ルタの出力が規則性を持っているので、基本的には、図
４の構成で良い。ただし、選択信号の本数は、基本ディ
ジタルフィルタの数が２k-1 個なので、log2２k-1 ＝ｋ
−１となる。
【００８３】図１は、以上のようにして構成したもので
ある。基本ディジタルフィルタ（１〜２k-1)は、全て同
一構成であり、そのタップ数はそれぞれ（ｎ＋１）個、
動作速度はｆS である。前記数式１の関係から、ｎが大
きい場合、ｋの値によらず乗算器の数を約半分に減らす
ことができる。
ある。基本ディジタルフィルタ（１〜２k-1)は、全て同
一構成であり、そのタップ数はそれぞれ（ｎ＋１）個、
動作速度はｆS である。前記数式１の関係から、ｎが大
きい場合、ｋの値によらず乗算器の数を約半分に減らす
ことができる。
【００８４】なお、本発明では、当該ディジタルフィル
タの入力データ信号はゼロ補間していない。そのため、
フィルタの出力周波数特性に入力信号の周波数特性が現
れるが、その影響はフィルタの持っている周波数特性に
入力信号の周波数特性の逆特性を加えれば消去できる。
タの入力データ信号はゼロ補間していない。そのため、
フィルタの出力周波数特性に入力信号の周波数特性が現
れるが、その影響はフィルタの持っている周波数特性に
入力信号の周波数特性の逆特性を加えれば消去できる。
【００８５】
【発明の効果】以上説明したように、本発明のディジタ
ルフィルタによれば、送信側の２k 倍オーバーサンプリ
ングの性質とロールオフフィルタのタップ係数の対称性
とに着目して、タップ係数の個数を本来の個数（２k ・
ｎ＋１）から統合した個数［２k-1 ・（ｎ＋１）］に減
少させ乗算器の個数を２k-1 ・（ｎ＋１）としたので、
乗算器の個数を大幅に減少させ得、回路の小形化が図れ
るディジタルフィルタを実現できる効果がある。
ルフィルタによれば、送信側の２k 倍オーバーサンプリ
ングの性質とロールオフフィルタのタップ係数の対称性
とに着目して、タップ係数の個数を本来の個数（２k ・
ｎ＋１）から統合した個数［２k-1 ・（ｎ＋１）］に減
少させ乗算器の個数を２k-1 ・（ｎ＋１）としたので、
乗算器の個数を大幅に減少させ得、回路の小形化が図れ
るディジタルフィルタを実現できる効果がある。
【図１】本発明の２k 倍オーバーサンプリングＦＩＲ型
ディジタルフィルタの基本構成ブロック図である。
ディジタルフィルタの基本構成ブロック図である。
【図２】図１中の基本ディジタルフィルタの構成ブロッ
ク図である。
ク図である。
【図３】基本ディジタルフィルタの動作タイムチャート
である。
である。
【図４】４倍オーバーサンプリングＦＩＲ型ディジタル
フィルタの基本構成ブロック図である。
フィルタの基本構成ブロック図である。
【図５】図４のディジタルフィルタの動作タイムチャー
トである。
トである。
【図６】４倍オーバーサンプリングＦＩＲ型ディジタル
フィルタの具体的構成ブロック図である。
フィルタの具体的構成ブロック図である。
【図７】図６のディジタルフィルタの動作タイムチャー
トである。
トである。
【図８】従来の２倍オーバーサンプリングＦＩＲ型ディ
ジタルフィルタの動作タイムチャートである。
ジタルフィルタの動作タイムチャートである。
【図９】従来の４倍オーバーサンプリングＦＩＲ型ディ
ジタルフィルタの動作タイムチャートである。
ジタルフィルタの動作タイムチャートである。
【図１０】動作速度の低減を図った従来の２倍オーバー
サンプリングＦＩＲ型ディジタルフィルタの入力信号説
明図（０補間説明図）である。
サンプリングＦＩＲ型ディジタルフィルタの入力信号説
明図（０補間説明図）である。
【図１１】動作速度の低減を図った従来の２倍オーバー
サンプリングＦＩＲ型ディジタルフィルタの構成ブロッ
ク図である。
サンプリングＦＩＲ型ディジタルフィルタの構成ブロッ
ク図である。
【図１２】従来の２k 倍オーバーサンプリングＦＩＲ型
ディジタルフィルタの基本構成ブロック図である。
ディジタルフィルタの基本構成ブロック図である。
１〜２k-1 基本ディジタルフィルタ ２１〜２３ 乗算器 ３０〜３３ 加算器 ４０〜４３ シフトレジスタ ５０ 選択回路 ６０ａ 遅延加算回路 ６０ｂ 遅延加算回路 ６１〜６６ 乗算器 ７１〜７８ シフトレジスタ ８１〜８８ 加算器 ９１ 選択回路 ２３４〜２３５ 基本ディジタルフィルタ ２４０〜２４１ 選択回路 ２５０〜２５２ 排他的論理和回路
Claims (2)
- 【請求項１】 同一の動作クロック信号（速度ｆS)で並
列動作をする２k-1個の基本ディジタルフィルタ［タッ
プ数（ｎ＋１）個：ｎ≧２］であって、２k倍（ｋ≧
２：整数）オーバーサンプリングＦＩＲ型のディジタル
フィルタが本来有する（２k ・ｎ＋１）個のタップ係数
（ビット数ｍ）を連続して隣合う２k 個以下のタップ係
数の組［２k-1 ・（ｎ＋１）個の組］に分け、それぞれ
の組においてその組に属するタップ係数が複数の時はそ
の和をとって新たに１つのタップ係数とする等によって
形成した２k-1(ｎ＋１）個の統合タップ係数（ビット数
ｍ）が与えられる２k-1 個の基本ディジタルフィルタ
と；速度が２x ｆS(ｘ＝１、２、……、ｋ−１）である
（ｋ−１）個の制御クロック信号と速度がｆS の１個の
動作クロック信号との排他的論理和をとり（ｋ−１）個
の選択信号を形成する選択信号形成回路と； 前記２
k-1 個の基本ディジタルフィルタの各出力を前記（ｋ−
１）個の選択信号によって並び換え操作をし１列の信号
（速度２k ｆS)として出力する第１の選択回路と； を
備え、前記基本ディジタルフィルタは、前記（ｎ＋１）
個の統合タップ係数の対応するものと入力データ信号
（ビット数ｌ）との積をとる（ｎ＋１）個の乗算器と；
シフトレジスタと加算器とを交互に直列配置した２個
の遅延加算回路であって、前記（ｎ＋１）個の乗算器の
うち、第１番目から第（ｎ＋１）番目の乗算器までの各
出力を１タイムスロットＴSずつ遅延させながら順次加
算した第１の信号を形成する第１の遅延加算回路、第
（ｎ＋１）番目から第１番目の乗算器までの各出力を１
タイムスロットＴS ずつ遅延させながら順次加算した第
２の信号を形成する第２の遅延加算回路と； 前記第１
及び第２の遅延加算回路の各出力信号を周期ＴS の選択
信号によって交互に切り替えて出力する第２の選択回路
と； を備えることを特徴とするディジタルフィルタ。 - 【請求項２】 ４倍オーバーサンプリングＦＩＲ型のデ
ィジタルフィルタが本来有する（４ｎ＋１）個（ｎ≧
２）のタップ係数（ビット数ｍ）を連続して隣合う４個
以下のタップ係数の組［（２ｎ＋２）個の組］に分け、
それぞれの組においてその組に属するタップ係数が複数
の時はその和をとって新たに１つのタップ係数とする等
によって形成した（２ｎ＋２）個の統合タップ係数（ビ
ット数ｍ）の対応するものと入力データ信号（ビット数
ｌ）との積をとる（２ｎ＋２）個の乗算器と； シフト
レジスタと加算器とを交互に直列配置した４個の遅延加
算回路であって、前記（２ｎ＋２）個の乗算器のうち、
第１番目から第（ｎ＋１）番目の乗算器までの各出力を
１タイムスロットＴS ずつ遅延させながら順次加算した
第１の信号を形成する第１の遅延加算回路、第（ｎ＋
１）番目から第１番目の乗算器までの各出力を１タイム
スロットＴS ずつ遅延させながら順次加算した第２の信
号を形成する第２の遅延加算回路、第（ｎ＋２）番目か
ら第（２ｎ＋２）番目の乗算器までの各出力を１タイム
スロットＴS ずつ遅延させながら順次加算した第３の信
号を形成する第３の遅延加算回路、及び第（２ｎ＋２）
番目から第（ｎ＋２）番目の乗算器までの各出力を１タ
イムスロットＴS ずつ遅延させながら順次加算した第４
の信号を形成する第４の遅延加算回路と； 前記第１、
第２、第３及び第４の各信号を周期ＴS と周期ＴS ／２
の２列の選択信号によって交互に切り替えて出力する選
択回路と； を備えたことを特徴とするディジタルフィ
ルタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-163669 | 1991-06-07 | ||
| JP16366991 | 1991-06-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0555875A true JPH0555875A (ja) | 1993-03-05 |
| JP2929807B2 JP2929807B2 (ja) | 1999-08-03 |
Family
ID=15778345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2929807B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001045269A1 (en) * | 1999-12-17 | 2001-06-21 | Sakai, Yasue | Oversampling circuit and digital/analog converter |
| WO2001045270A1 (en) * | 1999-12-18 | 2001-06-21 | Sakai, Yasue | Digital/analog converter |
| WO2002047296A1 (fr) * | 2000-12-07 | 2002-06-13 | Sakai, Yasue | Filtre analogique |
| US6625628B1 (en) | 1999-03-30 | 2003-09-23 | Nec Corporation | Method and apparatus for digital filter |
| US7085799B2 (en) | 2000-12-07 | 2006-08-01 | Yasue Sakai | Analog filter suitable for smoothing a ΔΣ-modulated signal |
| KR20180043167A (ko) | 2016-10-19 | 2018-04-27 | 가부시키가이샤 시마노 | 양 베어링 릴 |
-
1991
- 1991-10-29 JP JP30980091A patent/JP2929807B2/ja not_active Expired - Lifetime
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6625628B1 (en) | 1999-03-30 | 2003-09-23 | Nec Corporation | Method and apparatus for digital filter |
| WO2001045269A1 (en) * | 1999-12-17 | 2001-06-21 | Sakai, Yasue | Oversampling circuit and digital/analog converter |
| US6489910B1 (en) | 1999-12-17 | 2002-12-03 | Yasue Sakai | Oversampling circuit and digital/analog converter |
| WO2001045270A1 (en) * | 1999-12-18 | 2001-06-21 | Sakai, Yasue | Digital/analog converter |
| US6448918B1 (en) | 1999-12-18 | 2002-09-10 | Yasue Sakai | Digital/analog converter |
| WO2002047296A1 (fr) * | 2000-12-07 | 2002-06-13 | Sakai, Yasue | Filtre analogique |
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| KR100789892B1 (ko) * | 2000-12-07 | 2007-12-28 | 고야나기 야스에 | 아날로그 필터 |
| KR20180043167A (ko) | 2016-10-19 | 2018-04-27 | 가부시키가이샤 시마노 | 양 베어링 릴 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2929807B2 (ja) | 1999-08-03 |
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