JPH04352467A - Ｍｏｓ型半導体集積回路装置 - Google Patents
Ｍｏｓ型半導体集積回路装置Info
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- JPH04352467A JPH04352467A JP3127814A JP12781491A JPH04352467A JP H04352467 A JPH04352467 A JP H04352467A JP 3127814 A JP3127814 A JP 3127814A JP 12781491 A JP12781491 A JP 12781491A JP H04352467 A JPH04352467 A JP H04352467A
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- integrated circuit
- semiconductor integrated
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
- G11C5/146—Substrate bias generators
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/211—Design considerations for internal polarisation
- H10D89/213—Design considerations for internal polarisation in field-effect devices
- H10D89/215—Design considerations for internal polarisation in field-effect devices comprising arrangements for charge pumping or biasing substrates
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- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明はウエルバイアス電位発
生回路を備えたＭＯＳ型半導体集積回路装置に係り、特
に異なる値のウエルバイアス電位を発生する複数のウエ
ルバイアス電位発生回路が設けられたＭＯＳ型半導体集
積回路装置に関する。
生回路を備えたＭＯＳ型半導体集積回路装置に係り、特
に異なる値のウエルバイアス電位を発生する複数のウエ
ルバイアス電位発生回路が設けられたＭＯＳ型半導体集
積回路装置に関する。
【０００２】
【従来の技術】通常、ＭＯＳ型半導体集積回路装置では
ウエル領域が形成され、このウエル領域内にＭＯＳトラ
ンジスタ等の各種素子が形成される。そして、上記ウエ
ル領域内に形成されるＭＯＳトランジスタのしきい値電
圧の安定化等を図るため、ウエル領域には一定値のウエ
ルバイアス電位が供給される。
ウエル領域が形成され、このウエル領域内にＭＯＳトラ
ンジスタ等の各種素子が形成される。そして、上記ウエ
ル領域内に形成されるＭＯＳトランジスタのしきい値電
圧の安定化等を図るため、ウエル領域には一定値のウエ
ルバイアス電位が供給される。
【０００３】図８は従来のＭＯＳ型半導体集積回路装置
の構成を示すブロック図である。図において、集積回路
装置７１には１個のウエル領域７２が形成されており、
１個のウエルバイアス発生回路７３で発生されるウエル
バイアス電位がウエル領域７２に供給される。従って、
ウエル領域全体でウエル電位は一定である。
の構成を示すブロック図である。図において、集積回路
装置７１には１個のウエル領域７２が形成されており、
１個のウエルバイアス発生回路７３で発生されるウエル
バイアス電位がウエル領域７２に供給される。従って、
ウエル領域全体でウエル電位は一定である。
【０００４】図９は上記とは異なる従来のＭＯＳ型半導
体集積回路装置の構成を示すブロック図である。図にお
いて、集積回路装置７１には１個のウエル領域７２が形
成されているが、２個のウエルバイアス電位発生回路７
３、７４が設けられている。そして、上記２個のウエル
バイアス発生回路７３、７４で発生されるウエルバイア
ス電位は、ウエル領域７２の異なる箇所に供給される。 従って、この場合もウエル領域全体でウエル電位は一定
である。
体集積回路装置の構成を示すブロック図である。図にお
いて、集積回路装置７１には１個のウエル領域７２が形
成されているが、２個のウエルバイアス電位発生回路７
３、７４が設けられている。そして、上記２個のウエル
バイアス発生回路７３、７４で発生されるウエルバイア
ス電位は、ウエル領域７２の異なる箇所に供給される。 従って、この場合もウエル領域全体でウエル電位は一定
である。
【０００５】ところで、図８及び図９に示した従来のＭ
ＯＳ型半導体集積回路装置では、動作中に回路の一部で
不慮にウエル電位が変化したとき、その影響が回路全体
に及んでしまい、回路動作が不安定になるという問題が
ある。例えば、入出力回路において、入出力電位がウエ
ル電位よりも低くなると、入出力電位の影響によりウエ
ル電位が変化する。例えば、図１０の波形図に示すよう
に、出力データＤが“Ｈ”から“Ｌ”に低下する際に、
出力電位ＶＯＵＴに図示のようなアンダーシュートが発
生したとする。なお、図１０中のＶＢＢはウエルバイア
ス電位であり、この値は例えば−２．２Ｖに設定されて
いるとする。
ＯＳ型半導体集積回路装置では、動作中に回路の一部で
不慮にウエル電位が変化したとき、その影響が回路全体
に及んでしまい、回路動作が不安定になるという問題が
ある。例えば、入出力回路において、入出力電位がウエ
ル電位よりも低くなると、入出力電位の影響によりウエ
ル電位が変化する。例えば、図１０の波形図に示すよう
に、出力データＤが“Ｈ”から“Ｌ”に低下する際に、
出力電位ＶＯＵＴに図示のようなアンダーシュートが発
生したとする。なお、図１０中のＶＢＢはウエルバイア
ス電位であり、この値は例えば−２．２Ｖに設定されて
いるとする。
【０００６】図１１は上記出力回路における出力トラン
ジスタの素子構造を示している。図において、８１はＮ
型の半導体基板、８２はＰ型のウエル領域、８３、８４
は出力トランジスタのドレイン、ソース領域となるＮ型
拡散領域、８５はゲート電極である。上記のように、出
力電位ＶＯＵＴ（出力トランジスタのドレイン電位）が
ウエル電位よりも低くなると、ドレイン領域であるＮ型
拡散領域８３とＰ型のウエル領域８２とからなるＰＮ接
合が順バイアスされる。これによりＮ型拡散領域８３か
らウエル領域８２に向かって電流が流れ、この結果、ウ
エル電位が変化することになる。
ジスタの素子構造を示している。図において、８１はＮ
型の半導体基板、８２はＰ型のウエル領域、８３、８４
は出力トランジスタのドレイン、ソース領域となるＮ型
拡散領域、８５はゲート電極である。上記のように、出
力電位ＶＯＵＴ（出力トランジスタのドレイン電位）が
ウエル電位よりも低くなると、ドレイン領域であるＮ型
拡散領域８３とＰ型のウエル領域８２とからなるＰＮ接
合が順バイアスされる。これによりＮ型拡散領域８３か
らウエル領域８２に向かって電流が流れ、この結果、ウ
エル電位が変化することになる。
【０００７】従来ではウエル領域が回路全体で電気的に
接続されているので、入出力回路でウエル電位が変化す
ると、この入出力回路以外の回路のウエル電位もその影
響を受け、回路動作が不安定になり易い。このため、Ｍ
ＯＳ型半導体集積回路装置内に構成されているロジック
回路では誤動作が、また、メモリ回路では情報の喪失が
それぞれ起こる可能性がある。特に、高抵抗を負荷素子
として使用するＥ／Ｒ型メモリセルを含むＳＲＡＭ（ス
タティック型ランダムアクセスメモリ）回路では、元々
、動作の安定性が悪いために動作が不安定になり易い。
接続されているので、入出力回路でウエル電位が変化す
ると、この入出力回路以外の回路のウエル電位もその影
響を受け、回路動作が不安定になり易い。このため、Ｍ
ＯＳ型半導体集積回路装置内に構成されているロジック
回路では誤動作が、また、メモリ回路では情報の喪失が
それぞれ起こる可能性がある。特に、高抵抗を負荷素子
として使用するＥ／Ｒ型メモリセルを含むＳＲＡＭ（ス
タティック型ランダムアクセスメモリ）回路では、元々
、動作の安定性が悪いために動作が不安定になり易い。
【０００８】一方、ロジック回路やメモリ回路を含むＭ
ＯＳ型半導体集積回路装置では、ロジック回路側では高
速動作を達成するためにＭＯＳトランジスタのしきい値
電圧を低く設定し、メモリ回路側ではメモリセルの動作
を安定させるためにメモリセルを構成するＭＯＳトラン
ジスタのしきい値電圧を高く設定することが要求されて
いる。しかし、従来の集積回路装置ではロジック回路側
とメモリ回路側でウエル電位を独立に設定することがで
きないため、どちらかのしきい値電圧を犠牲にしなけれ
ばならなかった。
ＯＳ型半導体集積回路装置では、ロジック回路側では高
速動作を達成するためにＭＯＳトランジスタのしきい値
電圧を低く設定し、メモリ回路側ではメモリセルの動作
を安定させるためにメモリセルを構成するＭＯＳトラン
ジスタのしきい値電圧を高く設定することが要求されて
いる。しかし、従来の集積回路装置ではロジック回路側
とメモリ回路側でウエル電位を独立に設定することがで
きないため、どちらかのしきい値電圧を犠牲にしなけれ
ばならなかった。
【０００９】
【発明が解決しようとする課題】このように従来のＭＯ
Ｓ型半導体集積回路装置では、ウエル領域全体でウエル
電位が一定にされているため、一部回路でウエル電位が
不安定となり、その他の回路がこの影響を受けて回路動
作が不安定になるという問題がある。
Ｓ型半導体集積回路装置では、ウエル領域全体でウエル
電位が一定にされているため、一部回路でウエル電位が
不安定となり、その他の回路がこの影響を受けて回路動
作が不安定になるという問題がある。
【００１０】さらに従来のＭＯＳ型半導体集積回路装置
では、ウエル領域全体でウエル電位が一定にされている
ため、回路毎にＭＯＳトランジスタのしきい値電圧を自
由に設定することができないという問題がある。
では、ウエル領域全体でウエル電位が一定にされている
ため、回路毎にＭＯＳトランジスタのしきい値電圧を自
由に設定することができないという問題がある。
【００１１】この発明は上記のような事情を考慮してな
されたものであり、その第１の目的は、一部回路でウエ
ル電位が不安定になっても、その他の回路のウエル電位
には影響が与えられず安定に動作させることができるＭ
ＯＳ型半導体集積回路装置を提供することである。
されたものであり、その第１の目的は、一部回路でウエ
ル電位が不安定になっても、その他の回路のウエル電位
には影響が与えられず安定に動作させることができるＭ
ＯＳ型半導体集積回路装置を提供することである。
【００１２】この発明の第２の目的は、回路毎にＭＯＳ
トランジスタのしきい値電圧を自由に設定することがで
き、これにより高速かつ安定な動作が実現できるＭＯＳ
型半導体集積回路装置を提供することである。
トランジスタのしきい値電圧を自由に設定することがで
き、これにより高速かつ安定な動作が実現できるＭＯＳ
型半導体集積回路装置を提供することである。
【００１３】
【課題を解決するための手段】この発明のＭＯＳ型半導
体集積回路装置は、複数のウエル領域と、それぞれ独立
にウエルバイアス電位を発生し、上記複数の異なるウエ
ル領域に供給する複数のウエルバイアス電位発生回路と
を具備したことを特徴とする。
体集積回路装置は、複数のウエル領域と、それぞれ独立
にウエルバイアス電位を発生し、上記複数の異なるウエ
ル領域に供給する複数のウエルバイアス電位発生回路と
を具備したことを特徴とする。
【００１４】また、この発明のＭＯＳ型半導体集積回路
装置は、それぞれＭＯＳトランジスタが形成された複数
のウエル領域と、それぞれ異なる値のウエルバイアス電
位を発生して上記複数の異なるウエル領域にそれぞれ供
給する複数のウエルバイアス電位発生回路とを具備した
ことを特徴とする。
装置は、それぞれＭＯＳトランジスタが形成された複数
のウエル領域と、それぞれ異なる値のウエルバイアス電
位を発生して上記複数の異なるウエル領域にそれぞれ供
給する複数のウエルバイアス電位発生回路とを具備した
ことを特徴とする。
【００１５】
【作用】複数のウエル領域に対し、複数のウエルバイア
ス電位発生回路で発生される複数のウエルバイアス電位
を独立に供給することにより、一つのウエル領域に形成
されている回路が動作することによって生じるウエル電
位の変動は他のウエル領域のウエル電位に影響を与えな
い。
ス電位発生回路で発生される複数のウエルバイアス電位
を独立に供給することにより、一つのウエル領域に形成
されている回路が動作することによって生じるウエル電
位の変動は他のウエル領域のウエル電位に影響を与えな
い。
【００１６】また、複数のウエル領域にそれぞれ異なる
値のウエルバイアス電位を供給することにより、それぞ
れのウエル領域に形成されているＭＯＳトランジスタの
しきい値電圧を独立にかつ自由に設定することができる
。
値のウエルバイアス電位を供給することにより、それぞ
れのウエル領域に形成されているＭＯＳトランジスタの
しきい値電圧を独立にかつ自由に設定することができる
。
【００１７】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
り説明する。
【００１８】図１はこの発明に係るＭＯＳ型半導体集積
回路装置の第１の実施例による構成を示すブロック図で
ある。この実施例の集積回路装置１１には２個のウエル
領域１２、１３が形成されている。上記一方のウエル領
域１２には、この集積回路装置１１と外部装置との間で
信号の授受を行うための入出力回路が形成されている。 上記他方のウエル領域１３には上記入出力回路以外の回
路が形成されている。
回路装置の第１の実施例による構成を示すブロック図で
ある。この実施例の集積回路装置１１には２個のウエル
領域１２、１３が形成されている。上記一方のウエル領
域１２には、この集積回路装置１１と外部装置との間で
信号の授受を行うための入出力回路が形成されている。 上記他方のウエル領域１３には上記入出力回路以外の回
路が形成されている。
【００１９】また、この実施例の集積回路装置１１には
２個のウエルバイアス電位発生回路１４、１５が形成さ
れている。上記両ウエルバイアス電位発生回路１４、１
５は、それぞれ所定値のウエルバイアス電位を独立して
発生するものであり、両ウエルバイアス電位発生回路１
４、１５で発生されるウエルバイアス電位は上記２個の
ウエル領域１２、１３にそれぞれ供給される。
２個のウエルバイアス電位発生回路１４、１５が形成さ
れている。上記両ウエルバイアス電位発生回路１４、１
５は、それぞれ所定値のウエルバイアス電位を独立して
発生するものであり、両ウエルバイアス電位発生回路１
４、１５で発生されるウエルバイアス電位は上記２個の
ウエル領域１２、１３にそれぞれ供給される。
【００２０】上記実施例の集積回路装置では、入出力回
路が形成されている一方のウエル領域１２は他方のウエ
ル領域１３と電気的に分離されており、かつ一方のウエ
ル領域１２のウエル電位と他方のウエル領域１３のウエ
ル電位とは互いに分離されている。このため、上記入出
力回路において、入出力電位がウエル領域１２のウエル
電位よりも低くなり、ウエル電位が変動したとしても、
この変動は他方のウエル領域１３のウエル電位に影響を
与えない。従って、ウエル領域１３のウエル電位は常に
安定した状態に保たれ、このウエル領域１３に形成され
た回路の動作が不安定になることが避けられる。
路が形成されている一方のウエル領域１２は他方のウエ
ル領域１３と電気的に分離されており、かつ一方のウエ
ル領域１２のウエル電位と他方のウエル領域１３のウエ
ル電位とは互いに分離されている。このため、上記入出
力回路において、入出力電位がウエル領域１２のウエル
電位よりも低くなり、ウエル電位が変動したとしても、
この変動は他方のウエル領域１３のウエル電位に影響を
与えない。従って、ウエル領域１３のウエル電位は常に
安定した状態に保たれ、このウエル領域１３に形成され
た回路の動作が不安定になることが避けられる。
【００２１】図２は、上記第１の実施例回路におけるウ
エルバイアス電位発生回路１４、１５の構成を示すブロ
ック図である。なお、この実施例では前記２個のウエル
領域１２、１３が共にＰ型半導体領域であり、ウエルバ
イアス電位発生回路１４、１５はそれぞれ負極性の電位
を発生する場合である。上記両ウエルバイアス電位発生
回路は同様な構成にされており、例えば、制御電圧の値
に応じて発振周波数が設定される発振回路２１と、この
発振回路２１の出力電圧から負極性のウエルバイアス電
位ＶＢＢを発生するチャージポンプ回路２２と、上記バ
イアス電位ＶＢＢを制御電圧として上記発振回路２１に
帰還するフィルタ回路２３とから構成されている。
エルバイアス電位発生回路１４、１５の構成を示すブロ
ック図である。なお、この実施例では前記２個のウエル
領域１２、１３が共にＰ型半導体領域であり、ウエルバ
イアス電位発生回路１４、１５はそれぞれ負極性の電位
を発生する場合である。上記両ウエルバイアス電位発生
回路は同様な構成にされており、例えば、制御電圧の値
に応じて発振周波数が設定される発振回路２１と、この
発振回路２１の出力電圧から負極性のウエルバイアス電
位ＶＢＢを発生するチャージポンプ回路２２と、上記バ
イアス電位ＶＢＢを制御電圧として上記発振回路２１に
帰還するフィルタ回路２３とから構成されている。
【００２２】さらに上記チャージポンプ回路２２は、直
流遮断用のキャパシタ３１と、このキャパシタ３１を通
過した交流電圧のうち正極性の成分を基準電位ＶＳＳの
電源に逃がすためのダイオード３２と、上記キャパシタ
３１を通過した交流電圧のうち負極性の成分を通過させ
るダイオード３３とから構成されている。
流遮断用のキャパシタ３１と、このキャパシタ３１を通
過した交流電圧のうち正極性の成分を基準電位ＶＳＳの
電源に逃がすためのダイオード３２と、上記キャパシタ
３１を通過した交流電圧のうち負極性の成分を通過させ
るダイオード３３とから構成されている。
【００２３】このような構成のウエルバイアス電位発生
回路では、発振回路２１が発振を開始してから所定時間
が経過すると、発振回路２１、チャージポンプ回路２２
及びフィルタ回路２３からなる閉ループにより、図３の
波形図に示すようにウエルバイアス電位ＶＢＢは次第に
一定値に収束していく。
回路では、発振回路２１が発振を開始してから所定時間
が経過すると、発振回路２１、チャージポンプ回路２２
及びフィルタ回路２３からなる閉ループにより、図３の
波形図に示すようにウエルバイアス電位ＶＢＢは次第に
一定値に収束していく。
【００２４】図４は、上記第１の実施例回路において、
一方のウエル領域１２に形成されている入出力回路の１
ビット分の入出力信号に関係した部分の構成を示す回路
図である。この集積回路装置で形成された出力データＤ
はインバータ４１に供給されると共に２入力ＮＯＲ回路
４２の一方入力端に供給される。上記インバータ４１の
出力は上記とは異なる２入力ＮＯＲ回路４３の一方入力
端に供給される。上記両ＮＯＲ回路４２、４３の各他方
入力端には出力イネーブル信号／ＥＮがそれぞれ供給さ
れる。
一方のウエル領域１２に形成されている入出力回路の１
ビット分の入出力信号に関係した部分の構成を示す回路
図である。この集積回路装置で形成された出力データＤ
はインバータ４１に供給されると共に２入力ＮＯＲ回路
４２の一方入力端に供給される。上記インバータ４１の
出力は上記とは異なる２入力ＮＯＲ回路４３の一方入力
端に供給される。上記両ＮＯＲ回路４２、４３の各他方
入力端には出力イネーブル信号／ＥＮがそれぞれ供給さ
れる。
【００２５】一方、高電位ＶＤＤの電源と入出力端子４
４との間には出力用のＮチャネルのＭＯＳトランジスタ
４５のソース・ドレイン間が挿入されている。このＭＯ
Ｓトランジスタ４５のゲートには上記一方のＮＯＲ回路
４２の出力が供給される。また、基準電位ＶＳＳの電源
と上記入出力端子４４との間には出力用のＮチャネルの
ＭＯＳトランジスタ４６のソース・ドレイン間が挿入さ
れている。このＭＯＳトランジスタ４６のゲートには上
記他方のＮＯＲ回路４３の出力が供給される。さらに、
上記入出力端子４４には外部から信号が入力されるよう
になっている。
４との間には出力用のＮチャネルのＭＯＳトランジスタ
４５のソース・ドレイン間が挿入されている。このＭＯ
Ｓトランジスタ４５のゲートには上記一方のＮＯＲ回路
４２の出力が供給される。また、基準電位ＶＳＳの電源
と上記入出力端子４４との間には出力用のＮチャネルの
ＭＯＳトランジスタ４６のソース・ドレイン間が挿入さ
れている。このＭＯＳトランジスタ４６のゲートには上
記他方のＮＯＲ回路４３の出力が供給される。さらに、
上記入出力端子４４には外部から信号が入力されるよう
になっている。
【００２６】上記構成でなる回路は出力イネーブル信号
／ＥＮが“Ｌ”のときは出力回路として動作する。すな
わち、信号／ＥＮが“Ｌ”であるため、両ＮＯＲ回路４
２、４３はインバータとして動作し、データＤが“Ｌ”
のときは、ＮＯＲ回路４２の出力が“Ｌ”、ＮＯＲ回路
４３の出力が“Ｈ”となり、ＭＯＳトランジスタ４５が
オフ、ＭＯＳトランジスタ４６がオンし、入出力端子４
４からは“Ｌ”の信号が出力される。これとは逆に、デ
ータＤが“Ｈ”のときは、ＮＯＲ回路４２の出力が“Ｈ
”、ＮＯＲ回路４３の出力が“Ｌ”となり、ＭＯＳトラ
ンジスタ４５がオン、ＭＯＳトランジスタ４６がオフし
、入出力端子４４からは“Ｈ”の信号が出力される。
／ＥＮが“Ｌ”のときは出力回路として動作する。すな
わち、信号／ＥＮが“Ｌ”であるため、両ＮＯＲ回路４
２、４３はインバータとして動作し、データＤが“Ｌ”
のときは、ＮＯＲ回路４２の出力が“Ｌ”、ＮＯＲ回路
４３の出力が“Ｈ”となり、ＭＯＳトランジスタ４５が
オフ、ＭＯＳトランジスタ４６がオンし、入出力端子４
４からは“Ｌ”の信号が出力される。これとは逆に、デ
ータＤが“Ｈ”のときは、ＮＯＲ回路４２の出力が“Ｈ
”、ＮＯＲ回路４３の出力が“Ｌ”となり、ＭＯＳトラ
ンジスタ４５がオン、ＭＯＳトランジスタ４６がオフし
、入出力端子４４からは“Ｈ”の信号が出力される。
【００２７】他方、出力イネーブル信号／ＥＮが“Ｈ”
のときは、両ＮＯＲ回路４２、４３の出力が共に“Ｌ”
となり、ＭＯＳトランジスタ４５、４６が共にオフし、
入出力端子４４が高インピーダンス状態となる。このた
め、入出力端子４４に外部から信号を入力することが可
能になり、図４の回路は入力回路として動作することに
なる。
のときは、両ＮＯＲ回路４２、４３の出力が共に“Ｌ”
となり、ＭＯＳトランジスタ４５、４６が共にオフし、
入出力端子４４が高インピーダンス状態となる。このた
め、入出力端子４４に外部から信号を入力することが可
能になり、図４の回路は入力回路として動作することに
なる。
【００２８】図５はこの発明の第２の実施例による構成
を示すブロック図である。この実施例の集積回路装置１
１には、上記第１の実施例の場合と同様に２個のウエル
領域１２、１３が形成されている。そして一方のウエル
領域１２には第１の実施例の場合と同様に入出力回路が
形成され、他方のウエル領域１３にはＥ／Ｒ型のメモリ
セルが多数形成されたメモリ回路１６を含む回路が形成
されている。また、上記両ウエル領域１２、１３には、
上記第１の実施例の場合と同様に２個のウエルバイアス
電位発生回路１４、１５で発生されるウエルバイアス電
位がそれぞれ供給されている。
を示すブロック図である。この実施例の集積回路装置１
１には、上記第１の実施例の場合と同様に２個のウエル
領域１２、１３が形成されている。そして一方のウエル
領域１２には第１の実施例の場合と同様に入出力回路が
形成され、他方のウエル領域１３にはＥ／Ｒ型のメモリ
セルが多数形成されたメモリ回路１６を含む回路が形成
されている。また、上記両ウエル領域１２、１３には、
上記第１の実施例の場合と同様に２個のウエルバイアス
電位発生回路１４、１５で発生されるウエルバイアス電
位がそれぞれ供給されている。
【００２９】図６は上記Ｅ／Ｒ型メモリセルの構成を示
す回路図である。図において、５１、５２はそれぞれＮ
チャネルのＭＯＳトランジスタからなるトランスファゲ
ートであり、この両トランスファゲート５１、５２の各
一端はビット線ＢＬ、／ＢＬのそれぞれに接続され、ゲ
ートはワード線ＷＬに共通に接続されている。上記一方
のトランスファゲート５１の他端はＮチャネルのＭＯＳ
トランジスタ５３のドレイン、ＮチャネルのＭＯＳトラ
ンジスタ５４のゲート及び抵抗素子５５の一端に共通に
接続されている。 上記他方のトランスファゲート５２の他端は上記ＭＯＳ
トランジスタ５３のゲート、上記ＭＯＳトランジスタ５
４のドレイン及び抵抗素子５６の一端に共通に接続され
ている。 そして、上記両ＭＯＳトランジスタ５３、５４の各ソー
スは基準電位ＶＳＳの電源に共通に接続され、負荷用の
両高抵抗５５、５６の各他端は高電位ＶＤＤの電源に共
通に接続されている。
す回路図である。図において、５１、５２はそれぞれＮ
チャネルのＭＯＳトランジスタからなるトランスファゲ
ートであり、この両トランスファゲート５１、５２の各
一端はビット線ＢＬ、／ＢＬのそれぞれに接続され、ゲ
ートはワード線ＷＬに共通に接続されている。上記一方
のトランスファゲート５１の他端はＮチャネルのＭＯＳ
トランジスタ５３のドレイン、ＮチャネルのＭＯＳトラ
ンジスタ５４のゲート及び抵抗素子５５の一端に共通に
接続されている。 上記他方のトランスファゲート５２の他端は上記ＭＯＳ
トランジスタ５３のゲート、上記ＭＯＳトランジスタ５
４のドレイン及び抵抗素子５６の一端に共通に接続され
ている。 そして、上記両ＭＯＳトランジスタ５３、５４の各ソー
スは基準電位ＶＳＳの電源に共通に接続され、負荷用の
両高抵抗５５、５６の各他端は高電位ＶＤＤの電源に共
通に接続されている。
【００３０】すなわち、このメモリセルは、抵抗素子５
５、５６それぞれを負荷素子、ＮチャネルのＭＯＳトラ
ンジスタ５３、５４それぞれを駆動素子とする２個のイ
ンバータからなるフリップフロップで１ビットのデータ
が記憶され、２個のトランスファゲート５１、５２を介
して書き込みデータもしくは読み出しデータがビット線
ＢＬ、／ＢＬとの間で伝達される。
５、５６それぞれを負荷素子、ＮチャネルのＭＯＳトラ
ンジスタ５３、５４それぞれを駆動素子とする２個のイ
ンバータからなるフリップフロップで１ビットのデータ
が記憶され、２個のトランスファゲート５１、５２を介
して書き込みデータもしくは読み出しデータがビット線
ＢＬ、／ＢＬとの間で伝達される。
【００３１】上記構成でなるメモリセルでは、素子の微
細化及び抵抗素子５５、５６の高抵抗化に伴い、ＭＯＳ
トランジスタ５３、５４のドレインに寄生的に存在して
いる記憶容量に蓄積される電荷量も減少している。この
ため、前記のように、このメモリセルが形成されている
ウエル領域１３のウエル電位が変動し、ＭＯＳトランジ
スタ５３、５４のしきい値電圧が変化すると、オフ状態
であるべき側のＭＯＳトランジスタがオン状態になり、
記憶データの破壊、すなわち喪失が発生する。
細化及び抵抗素子５５、５６の高抵抗化に伴い、ＭＯＳ
トランジスタ５３、５４のドレインに寄生的に存在して
いる記憶容量に蓄積される電荷量も減少している。この
ため、前記のように、このメモリセルが形成されている
ウエル領域１３のウエル電位が変動し、ＭＯＳトランジ
スタ５３、５４のしきい値電圧が変化すると、オフ状態
であるべき側のＭＯＳトランジスタがオン状態になり、
記憶データの破壊、すなわち喪失が発生する。
【００３２】しかし、この実施例では、上記Ｅ／Ｒ型メ
モリセルを有するメモリ回路１６が形成されているウエ
ル領域１３は、入出力回路が形成されているウエル領域
１２と電気的に分離されておりかつ独立にウエルバイア
ス電位が供給されている。このため、上記入出力回路に
おいて、入出力電位がウエル領域１２のウエル電位より
も低くなり、そのウエル電位が変動したとしても、メモ
リ回路における情報の喪失は起こらない。
モリセルを有するメモリ回路１６が形成されているウエ
ル領域１３は、入出力回路が形成されているウエル領域
１２と電気的に分離されておりかつ独立にウエルバイア
ス電位が供給されている。このため、上記入出力回路に
おいて、入出力電位がウエル領域１２のウエル電位より
も低くなり、そのウエル電位が変動したとしても、メモ
リ回路における情報の喪失は起こらない。
【００３３】図７はこの発明の第３の実施例による構成
を示すブロック図である。この実施例の集積回路装置１
１の場合にも２個のウエル領域１７、１８が形成されて
いる。 上記一方のウエル領域１７には複数のＭＯＳトランジス
を含むロジック回路が形成されており、他方のウエル領
域１８には複数のメモリセルを含み各メモリセルがＭＯ
Ｓトランジスタを用いて構成されたメモリ回路が形成さ
れている。さらに、この実施例の集積回路装置１１には
、それぞれ例えば前記図２に示すような構成の２個のウ
エルバイアス電位発生回路１９、２０が形成されている
。上記両ウエルバイアス電位発生回路１９、２０は、互
いに異なる値のウエル電位を発生するものであり、両ウ
エルバイアス電位発生回路１９、２０で発生されるウエ
ルバイアス電位は上記２個のウエル領域１７、１８にそ
れぞれ供給される。
を示すブロック図である。この実施例の集積回路装置１
１の場合にも２個のウエル領域１７、１８が形成されて
いる。 上記一方のウエル領域１７には複数のＭＯＳトランジス
を含むロジック回路が形成されており、他方のウエル領
域１８には複数のメモリセルを含み各メモリセルがＭＯ
Ｓトランジスタを用いて構成されたメモリ回路が形成さ
れている。さらに、この実施例の集積回路装置１１には
、それぞれ例えば前記図２に示すような構成の２個のウ
エルバイアス電位発生回路１９、２０が形成されている
。上記両ウエルバイアス電位発生回路１９、２０は、互
いに異なる値のウエル電位を発生するものであり、両ウ
エルバイアス電位発生回路１９、２０で発生されるウエ
ルバイアス電位は上記２個のウエル領域１７、１８にそ
れぞれ供給される。
【００３４】この実施例では、２個のウエル領域１７、
１８を電気的に分離し、かつそれぞれのウエル領域に値
が異なるウエルバイアス電位を供給するようにしたので
、両ウエル領域１７、１８に形成されているＭＯＳトラ
ンジスタのしきい値電圧を独立に設定することができる
。例えば、ロジック回路側では高速動作を達成するため
にＭＯＳトランジスタのしきい値電圧が低くなるように
ウエル電位を設定し、メモリ回路側ではメモリセルの動
作が安定するようにメモリセルを構成するＭＯＳトラン
ジスタのしきい値電圧が高くなるようにウエル電位を設
定する。これにより、ロジック回路とメモリ回路を共に
含む集積回路装置において、ロジック回路では高速動作
を達成することができ、メモリ回路ではメモリセルの動
作の安定化を図ることができる。
１８を電気的に分離し、かつそれぞれのウエル領域に値
が異なるウエルバイアス電位を供給するようにしたので
、両ウエル領域１７、１８に形成されているＭＯＳトラ
ンジスタのしきい値電圧を独立に設定することができる
。例えば、ロジック回路側では高速動作を達成するため
にＭＯＳトランジスタのしきい値電圧が低くなるように
ウエル電位を設定し、メモリ回路側ではメモリセルの動
作が安定するようにメモリセルを構成するＭＯＳトラン
ジスタのしきい値電圧が高くなるようにウエル電位を設
定する。これにより、ロジック回路とメモリ回路を共に
含む集積回路装置において、ロジック回路では高速動作
を達成することができ、メモリ回路ではメモリセルの動
作の安定化を図ることができる。
【００３５】なお、この発明は上記実施例に限定される
ものではなく種々の変形が可能であることはいうまでも
ない。例えば、上記各実施例ではウエル領域が２個設け
られており、またウエルバイアス電位発生回路も２個設
けられている場合について説明したが、これはウエル領
域、ウエルバイアス電位発生回路共にそれぞれ２個以上
設けるようにしてもよい。また、ウエル領域とウエルバ
イアス電位発生回路とは必ずしも同数設ける必要はなく
、１個のウエル領域に対して２個以上のウエルバイアス
電位発生回路を設け、これら２個以上のウエルバイアス
電位発生回路で発生される同一値のウエルバイアス電位
を１個のウエル領域に対して並列に与えるようにしても
よい。
ものではなく種々の変形が可能であることはいうまでも
ない。例えば、上記各実施例ではウエル領域が２個設け
られており、またウエルバイアス電位発生回路も２個設
けられている場合について説明したが、これはウエル領
域、ウエルバイアス電位発生回路共にそれぞれ２個以上
設けるようにしてもよい。また、ウエル領域とウエルバ
イアス電位発生回路とは必ずしも同数設ける必要はなく
、１個のウエル領域に対して２個以上のウエルバイアス
電位発生回路を設け、これら２個以上のウエルバイアス
電位発生回路で発生される同一値のウエルバイアス電位
を１個のウエル領域に対して並列に与えるようにしても
よい。
【００３６】また、ウエル領域がＰ型半導体領域であり
、ウエルバイアス電位発生回路は負極性の電位を発生す
る場合について説明したが、これはウエル領域がＮ型半
導体領域で構成されていてもよく、この場合、ウエルバ
イアス電位発生回路は正極性の電位を発生するものが使
用される。
、ウエルバイアス電位発生回路は負極性の電位を発生す
る場合について説明したが、これはウエル領域がＮ型半
導体領域で構成されていてもよく、この場合、ウエルバ
イアス電位発生回路は正極性の電位を発生するものが使
用される。
【００３７】
【発明の効果】以上説明したようにこの発明によれば、
一部回路でウエル電位が不安定になっても、その他の回
路のウエル電位には影響が与えられず安定に動作させる
ことができ、また、回路毎にＭＯＳトランジスタのしき
い値電圧を自由に設定することができ、これにより高速
かつ安定な動作が実現できるＭＯＳ型半導体集積回路装
置を提供することができる。
一部回路でウエル電位が不安定になっても、その他の回
路のウエル電位には影響が与えられず安定に動作させる
ことができ、また、回路毎にＭＯＳトランジスタのしき
い値電圧を自由に設定することができ、これにより高速
かつ安定な動作が実現できるＭＯＳ型半導体集積回路装
置を提供することができる。
【図１】この発明に係るＭＯＳ型半導体集積回路装置の
第１の実施例による構成を示すブロック図。
第１の実施例による構成を示すブロック図。
【図２】上記第１の実施例回路のウエルバイアス電位発
生回路の構成を示すブロック図。
生回路の構成を示すブロック図。
【図３】図２のウエルバイアス電位発生回路の波形図。
【図４】上記第１の実施例回路の入出力回路の一部の構
成を示す回路図。
成を示す回路図。
【図５】この発明の第２の実施例による構成を示すブロ
ック図。
ック図。
【図６】上記第２の実施例におけるＥ／Ｒ型メモリセル
の構成を示す回路図。
の構成を示す回路図。
【図７】この発明の第３の実施例による構成を示すブロ
ック図。
ック図。
【図８】従来のＭＯＳ型半導体集積回路装置の構成を示
すブロック図。
すブロック図。
【図９】従来のＭＯＳ型半導体集積回路装置の構成を示
すブロック図。
すブロック図。
【図１０】ＭＯＳ型半導体集積回路装置の出力回路の波
形図。
形図。
【図１１】ＭＯＳ型半導体集積回路装置の出力回路の出
力トランジスタの断面図。
力トランジスタの断面図。
１１…集積回路装置、１２，１３，１７，１８…ウエル
領域、１４，１５，１９，２０…ウエルバイアス電位発
生回路、１６…メモリ回路、２１…発振回路、２２…チ
ャージポンプ回路、２３…フィルタ回路。
領域、１４，１５，１９，２０…ウエルバイアス電位発
生回路、１６…メモリ回路、２１…発振回路、２２…チ
ャージポンプ回路、２３…フィルタ回路。
Claims (6)
- 【請求項１】 複数のウエル領域と、それぞれウエル
バイアス電位を独立に発生し、上記複数の異なるウエル
領域に供給する複数のウエルバイアス電位発生回路とを
具備したことを特徴とするＭＯＳ型半導体集積回路装置
。 - 【請求項２】 前記複数のウエル領域のうちの１つに
は入出力回路が形成され、この入出力回路が形成された
ウエル領域に前記複数のうちの１つのウエルバイアス電
位発生回路で発生されるウエルバイアス電位が供給され
る請求項１に記載のＭＯＳ型半導体集積回路装置。 - 【請求項３】 前記複数のウエル領域のうちの１つに
はメモリセルを含む回路が形成され、このメモリセルを
含む回路が形成されたウエル領域に前記複数のうちの１
つのウエルバイアス電位発生回路で発生されるウエルバ
イアス電位が供給される請求項１に記載のＭＯＳ型半導
体集積回路装置。 - 【請求項４】 前記複数のウエル領域のうちの１つに
は入出力回路が形成され、前記複数のウエル領域のうち
の１つにはＥ／Ｒ型のメモリセルを含む回路が形成され
、上記両ウエル領域には前記複数のウエルバイアス電位
発生回路で発生されるウエルバイアス電位がそれぞれ供
給される請求項１に記載のＭＯＳ型半導体集積回路装置
。 - 【請求項５】 それぞれＭＯＳトランジスタが形成さ
れた複数のウエル領域と、それぞれ異なる値のウエルバ
イアス電位を発生して上記複数の異なるウエル領域にそ
れぞれ供給する複数のウエルバイアス電位発生回路とを
具備したことを特徴とするＭＯＳ型半導体集積回路装置
。 - 【請求項６】 前記複数のウエル領域のうちの１つに
はＥ／Ｒ型のメモリセルを含む回路が形成されている請
求項５に記載のＭＯＳ型半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3127814A JPH04352467A (ja) | 1991-05-30 | 1991-05-30 | Ｍｏｓ型半導体集積回路装置 |
| US08/178,365 US5986309A (en) | 1991-05-30 | 1994-01-06 | Semiconductor integrated circuit apparatus having a plurality of well bias voltage supply circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3127814A JPH04352467A (ja) | 1991-05-30 | 1991-05-30 | Ｍｏｓ型半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04352467A true JPH04352467A (ja) | 1992-12-07 |
Family
ID=14969330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3127814A Pending JPH04352467A (ja) | 1991-05-30 | 1991-05-30 | Ｍｏｓ型半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5986309A (ja) |
| JP (1) | JPH04352467A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001332094A (ja) * | 2000-05-22 | 2001-11-30 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびその検査方法並びにそれを有する記録装置および通信機器 |
| US6472924B1 (en) | 1999-02-02 | 2002-10-29 | Oki Electric Industry Co., Ltd. | Integrated semiconductor circuit having analog and logic circuits |
| JP2009135140A (ja) * | 2007-11-28 | 2009-06-18 | Renesas Technology Corp | 半導体装置および半導体装置の制御方法 |
| JP2013258266A (ja) * | 2012-06-12 | 2013-12-26 | Fujitsu Semiconductor Ltd | 半導体装置 |
| JP2014060420A (ja) * | 2013-11-06 | 2014-04-03 | Renesas Electronics Corp | 半導体装置および半導体装置の制御方法 |
| JP2015164214A (ja) * | 2015-04-30 | 2015-09-10 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の制御方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09260510A (ja) * | 1996-01-17 | 1997-10-03 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP4199338B2 (ja) * | 1998-10-02 | 2008-12-17 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147982A (en) * | 1975-06-13 | 1976-12-18 | Nec Corp | Integrated circuit |
| JPS5936151Y2 (ja) * | 1979-09-18 | 1984-10-05 | シャープ株式会社 | 電源回路 |
| JPH0752757B2 (ja) * | 1985-04-12 | 1995-06-05 | 株式会社日立製作所 | 半導体記憶装置 |
| US4937647A (en) * | 1986-11-06 | 1990-06-26 | Texas Instruments Incorporated | SCR-DMOS circuit for driving electroluminescent displays |
| US5726475A (en) * | 1987-07-10 | 1998-03-10 | Kabushiki Kaisha Toshiba | Semiconductor device having different impurity concentration wells |
| JPH0775260B2 (ja) * | 1988-06-01 | 1995-08-09 | 株式会社日立製作所 | 半導体装置 |
| DE69012848T2 (de) * | 1989-02-09 | 1995-03-09 | Sony Corp | Integrierte Halbleiterschaltungsanordnungen. |
| JP3038731B2 (ja) * | 1989-10-19 | 2000-05-08 | ソニー株式会社 | 半導体装置 |
| JP3093771B2 (ja) * | 1990-03-22 | 2000-10-03 | 沖電気工業株式会社 | 半導体記憶装置 |
| JP3128262B2 (ja) * | 1991-05-28 | 2001-01-29 | 株式会社東芝 | 半導体集積回路装置 |
-
1991
- 1991-05-30 JP JP3127814A patent/JPH04352467A/ja active Pending
-
1994
- 1994-01-06 US US08/178,365 patent/US5986309A/en not_active Expired - Fee Related
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| JP2009135140A (ja) * | 2007-11-28 | 2009-06-18 | Renesas Technology Corp | 半導体装置および半導体装置の制御方法 |
| US9287292B2 (en) | 2007-11-28 | 2016-03-15 | Renesas Electronics Corporation | Semiconductor device and method for controlling semiconductor device |
| US11211406B2 (en) | 2007-11-28 | 2021-12-28 | Renesas Electronics Corporation | Semiconductor device and method for controlling semiconductor device |
| US11695014B2 (en) | 2007-11-28 | 2023-07-04 | Renesas Electronics Corporation | Semiconductor device and method for controlling semiconductor device |
| JP2013258266A (ja) * | 2012-06-12 | 2013-12-26 | Fujitsu Semiconductor Ltd | 半導体装置 |
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Also Published As
| Publication number | Publication date |
|---|---|
| US5986309A (en) | 1999-11-16 |
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