JPH09260510A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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JPH09260510A
JPH09260510A JP8035872A JP3587296A JPH09260510A JP H09260510 A JPH09260510 A JP H09260510A JP 8035872 A JP8035872 A JP 8035872A JP 3587296 A JP3587296 A JP 3587296A JP H09260510 A JPH09260510 A JP H09260510A
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JP
Japan
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pair
integrated circuit
semiconductor integrated
misfet
circuit device
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JP8035872A
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Kenichi Kikushima
健一 菊島
Fumio Otsuka
文雄 大塚
Kazue Sato
和重 佐藤
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Priority to US09/753,515 priority patent/US6603178B2/en
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    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Abstract

(57)【要約】 【課題】 ＳＲＡＭのメモリセルサイズを縮小する。ま
た、ＳＲＡＭのソフトエラー耐性を向上させる。 【解決手段】 メモリセルのフリップフロップ回路の入
出力端子間を交差結合する一対の局所配線Ｌ1,Ｌ2 を異
なる導電層に形成する。また、上層の局所配線Ｌ2 を下
層の局所配線Ｌ1 と重なり合うように配置し、これらの
局所配線Ｌ1,Ｌ2とこれらの間に介在する絶縁膜（窒化
シリコン膜４２）とで容量素子を構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関し、特に、ＳＲＡＭ(Static
Random Access Memory) を有する半導体集積回路装置に
適用して有効な技術に関するものである。
【０００２】
【従来の技術】半導体記憶装置であるＳＲＡＭのメモリ
セルは、１ビット bit の情報を記憶する情報蓄積部と
してのフリップフロップ回路、および情報の書込み、読
出しを行うデータ線と上記フリップフロップ回路との導
通を制御する一対の転送用ＭＩＳＦＥＴ(Metal Insulat
or Semiconductor Field Effect Transistor) で構成さ
れている。
【０００３】メモリセルのフリップフロップ回路は、一
例として一対のＣＭＯＳ(Complementary Metal Oxide S
emiconductor) インバータで構成される。この一対のＣ
ＭＯＳインバータのそれぞれは、１個の駆動用ＭＩＳＦ
ＥＴと１個の負荷用ＭＩＳＦＥＴとで構成される。つま
りこの場合、メモリセルは、２個の駆動用ＭＩＳＦＥ
Ｔ、２個の負荷用ＭＩＳＦＥＴおよび２個の転送用ＭＩ
ＳＦＥＴを組み合わせた完全ＣＭＯＳ型で構成される。
これらのＭＩＳＦＥＴのうち、転送用ＭＩＳＦＥＴと駆
動用ＭＩＳＦＥＴはｎチャネル型で構成され、負荷用Ｍ
ＩＳＦＥＴはｐチャネル型で構成される。
【０００４】上記フリップフロップ回路（ＣＭＯＳイン
バータ）の一対の入出力端子間は、一例として局所配線
と呼ばれる一対の配線を介して交差結合される。また、
この入出力端子の一方には電源電圧線を通じて回路の電
源電圧（例えば３Ｖ）が供給され、他方には基準電圧線
を通じて回路の基準電圧（例えば０Ｖ）が供給される。
【０００５】特開平７−９９２５５号公報には、上記の
ような一対の局所配線を備えた完全ＣＭＯＳ型のＳＲＡ
Ｍが記載されている。このＳＲＡＭは、メモリセルを構
成する６個のＭＩＳＦＥＴのゲート電極、フリップフロ
ップ回路の一方の入出力端子に接続される電源電圧線、
他方の入出力端子に接続される基準電圧線、一対の局所
配線および転送用ＭＩＳＦＥＴのドレイン領域に接続さ
れるデータ線のそれぞれを異なる導電層に形成してい
る。またこのＳＲＡＭは、上記局所配線と他の導電層
（基準電圧線など）とを互いに交差するように配置し、
この交差領域に容量素子を形成してメモリセルの蓄積ノ
ード容量を増やすことにより、メモリセルサイズの微細
化や動作電源電圧の低下に伴うα線ソフトエラー耐性の
低下を防いでいる。
【０００６】
【発明が解決しようとする課題】前記公報に記載された
ＳＲＡＭは、メモリセルを構成する６個のＭＩＳＦＥＴ
のゲート電極、一対の局所配線、電源配線（電源電圧線
および基準電圧線）、データ線のそれぞれを異なる導電
層に形成する。そのため、フォトレジストをマスクにし
て層間絶縁膜に接続孔を形成する際のマスク合わせ余裕
が大きくなり、メモリセルサイズが増大してしまう。例
えばゲート電極を第１層目の導電膜、局所配線を第２層
目の導電膜、電源配線を第３層目の導電膜でそれぞれ構
成した場合、電源配線をＭＩＳＦＥＴの半導体領域に接
続する接続孔を形成する際には、ゲート電極と局所配線
の両方に対して合わせ余裕を確保する必要がある。
【０００７】また、前記公報に記載されたＳＲＡＭは、
一対の局所配線を同一層の導電膜で形成している。その
ため、メモリセル内に２本の局所配線を横に並べて配置
するスペースが必要となり、その分、メモリセルサイズ
が増大してしまう。
【０００８】本発明の目的は、完全ＣＭＯＳ型ＳＲＡＭ
のメモリセルサイズを縮小する技術を提供することにあ
る。
【０００９】本発明の他の目的は、完全ＣＭＯＳ型ＳＲ
ＡＭのα線ソフトエラー耐性を向上させる技術を提供す
ることにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１２】本発明の半導体集積回路装置は、一対の駆
動用ＭＩＳＦＥＴおよび一対の負荷用ＭＩＳＦＥＴから
なるフリップフロップ回路と一対の転送用ＭＩＳＦＥＴ
とでメモリセルを構成したＳＲＡＭにおいて、半導体基
板の主面上に形成した第１導電膜で前記駆動用ＭＩＳＦ
ＥＴ、負荷用ＭＩＳＦＥＴおよび転送用ＭＩＳＦＥＴの
それぞれのゲート電極を構成し、前記第１導電膜の上部
に形成した第２導電膜で前記フリップフロップ回路の一
対の入出力端子間を交差結合する局所配線の一方を構成
し、前記第２導電膜の上部に形成した第３導電膜で前記
局所配線の他方を構成する。
【００１３】本発明の半導体集積回路装置は、前記局所
配線の一方と前記局所配線の他方とを少なくとも互いの
一部が上下に重なるように配置し、前記局所配線の一方
と前記局所配線の他方とそれらの間に介在する絶縁膜と
で容量素子を構成する。
【００１４】本発明の半導体集積回路装置の製造方法
は、一対の駆動用ＭＩＳＦＥＴおよび一対の負荷用ＭＩ
ＳＦＥＴからなるフリップフロップ回路と一対の転送用
ＭＩＳＦＥＴとでメモリセルを構成したＳＲＡＭの製造
において、（ａ）主面上に前記駆動用ＭＩＳＦＥＴ、前
記負荷用ＭＩＳＦＥＴおよび前記転送用ＭＩＳＦＥＴの
それぞれのゲート電極を形成した半導体基板を用意する
工程、（ｂ）前記ゲート電極の上部に、前記フリップフ
ロップ回路の一対の入出力端子間を交差結合する一対の
局所配線を形成する工程、（ｃ）前記ゲート電極、前記
局所配線のそれぞれの側壁にサイドウォールスペーサを
形成する工程、（ｄ）前記サイドウォールスペーサが形
成された前記局所配線の上部に前記第１絶縁膜とはエッ
チング速度が異なる第２絶縁膜を堆積し、前記第２絶縁
膜をエッチングして前記駆動用ＭＩＳＦＥＴまたは前記
負荷用ＭＩＳＦＥＴのソース領域に達する接続孔を形成
する工程、を含んでいる。
【００１５】本発明の半導体集積回路装置の製造方法
は、一対の駆動用ＭＩＳＦＥＴおよび一対の負荷用ＭＩ
ＳＦＥＴからなるフリップフロップ回路と一対の転送用
ＭＩＳＦＥＴとでメモリセルを構成したＳＲＡＭの製造
において、（ａ）主面上に前記駆動用ＭＩＳＦＥＴ、前
記負荷用ＭＩＳＦＥＴおよび前記転送用ＭＩＳＦＥＴの
それぞれのゲート電極を形成した半導体基板を用意する
工程、（ｂ）前記ゲート電極の上部に前記フリップフロ
ップ回路の一対の入出力端子間を交差結合する局所配線
の一方を形成する工程、（ｃ）前記局所配線の一方の上
部に前記一対の局所配線の他方を形成する工程、（ｄ）
前記局所配線の他方の上部に堆積した第１絶縁膜をエッ
チングして、前記ゲート電極、前記局所配線の一方およ
び前記局所配線の他方のそれぞれの側壁にサイドウォー
ルスペーサを形成する工程、（ｅ）前記サイドウォール
スペーサが形成された前記他方の局所配線の上部に前記
第１絶縁膜とはエッチング速度が異なる第２絶縁膜を堆
積し、前記第２絶縁膜をエッチングして前記駆動用ＭＩ
ＳＦＥＴまたは前記負荷用ＭＩＳＦＥＴのソース領域に
達する接続孔を形成する工程、を含んでいる。
【００１６】上記した手段によれば、メモリセルのフリ
ップフロップ回路の入出力端子間を交差結合する一対の
局所配線を異なる導電層に形成することにより、一対の
局所配線を同一層の導電膜で形成する場合には必要とな
る２本の局所配線を横に並べて配置するスペースが不要
となり、局所配線同士を部分的に重なり合うように配置
することが可能となるので、メモリセルの占有面積を縮
小することが可能となる。
【００１７】上記した手段によれば、局所配線の一方と
局所配線の他方とを上下に重なり合うように配置し、局
所配線の一方と局所配線の他方とそれらの間に介在する
絶縁膜とで容量素子を構成することにより、メモリセル
の蓄積ノード容量を増やすことができるので、メモリセ
ルサイズの微細化や動作電源電圧の低下に伴うα線ソフ
トエラー耐性の低下を防ぐことができる。
【００１８】上記した手段によれば、フォトレジストを
マスクにして層間絶縁膜に接続孔を形成する際のマスク
合わせ余裕を不要とすることができるので、メモリセル
の占有面積を縮小することができる。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００２０】（実施の形態１）図５は、本実施の形態の
ＳＲＡＭのメモリセルの等価回路図である。図示のよう
に、このメモリセルは、一対の相補性データ線（データ
線ＤＬ、データ線／（バー）ＤＬ）とワード線ＷＬとの
交差部に配置され、かつ一対の駆動用ＭＩＳＦＥＴＱｄ
1,Ｑｄ2 、一対の負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 およ
び一対の転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 で構成されて
いる。これらのＭＩＳＦＥＴのうち、駆動用ＭＩＳＦＥ
ＴＱｄ1,Ｑｄ2 および転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2
はｎチャネル型で構成され、負荷用ＭＩＳＦＥＴＱｐ1,
Ｑｐ2 はｐチャネル型で構成されている。すなわち、こ
のメモリセルは、４個のｎチャネル型ＭＩＳＦＥＴと２
個のｐチャネル型ＭＩＳＦＥＴとを使った完全ＣＭＯＳ
型で構成されている。
【００２１】上記メモリセルを構成する６個のＭＩＳＦ
ＥＴのうち、一対の駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 と
一対の負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 は、１ビットの
情報を記憶する情報蓄積部としてのフリップフロップ回
路を構成している。このフリップフロップ回路の一方の
入出力端子（蓄積ノード）は転送用ＭＩＳＦＥＴＱｔ1
のソース、ドレイン領域の一方に電気的に接続され、他
方の入出力端子（蓄積ノード）は転送用ＭＩＳＦＥＴＱ
ｔ2 のソース、ドレイン領域の一方に電気的に接続され
ている。
【００２２】転送用ＭＩＳＦＥＴＱｔ1 のソース、ドレ
イン領域の他方にはデータ線ＤＬが電気的に接続され、
転送用ＭＩＳＦＥＴＱｔ2 のソース、ドレイン領域の他
方にはデータ線／ＤＬが電気的に接続されている。ま
た、フリップフロップ回路の一端（負荷用ＭＩＳＦＥＴ
Ｑｐ1,Ｑｐ2 の各ソース領域）は電源電圧（Ｖcc）に接
続され、他端（駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 の各ソ
ース領域）は基準電圧（Ｖss）に接続されている。電源
電圧（Ｖcc）は例えば３Ｖであり、基準電圧（Ｖss）は
例えば０Ｖ（ＧＮＤ）である。
【００２３】上記フリップフロップ回路の入出力端子間
は、一対の局所配線Ｌ1,Ｌ2 を介して交差結合してい
る。後述するように、本実施の形態では、この一対の局
所配線Ｌ1,Ｌ2 を異なる導電層に配置する。
【００２４】上記メモリセルの具体的な構成を図１（メ
モリセル約１個分の平面図）、図２（図１のＡ−Ａ’線
に沿った断面図）、図３（図１のＢ−Ｂ’線に沿った断
面図）および図４（メモリセル約４個分の平面図）を用
いて説明する。なお、図１および図４にはメモリセルを
構成する導電層と上下の導電層を接続する接続孔のみを
示し、各導電層を分離する絶縁膜の図示は省略する。
【００２５】メモリセルを構成する６個のＭＩＳＦＥＴ
は、単結晶シリコンからなる半導体基板１の主面の素子
分離溝２によって周囲を囲まれた活性領域に形成されて
いる。ｎチャネル型で構成された駆動用ＭＩＳＦＥＴＱ
ｄ1,Ｑｄ2 および転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 は、
ｐ型ウエル３の活性領域に形成されており、ｐチャネル
型で構成された負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 は、ｎ
型ウエル４の活性領域に形成されている。
【００２６】一対の転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 の
それぞれは、ｐ型ウエル３の活性領域に形成されたｎ型
半導体領域５、５（ソース領域、ドレイン領域）と、こ
の活性領域の表面に形成されたゲート酸化膜６と、この
ゲート酸化膜６の上部に形成されたゲート電極７とで構
成されている。転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のそれ
ぞれのゲート電極７は、例えばｎ型多結晶シリコン膜と
Ｗ（タングステン）シリサイド（ＷＳｉ2)膜とを積層し
たポリサイド構造で構成され、ワード線ＷＬと一体に構
成されている。ワード線ＷＬは、第１方向（図１および
図４の左右方向）に延在して設けられ、一対の転送用Ｍ
ＩＳＦＥＴＱｔ1,Ｑｔ2 は、この第１方向に沿って互い
に隣接して配置されている。また、一対の転送用ＭＩＳ
ＦＥＴＱｔ1,Ｑｔ2 は、そのゲート長方向が第１方向と
直交する第２方向（図１および図４の上下方向）と一致
するように配置されている。
【００２７】一対の駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 の
それぞれは、ｐ型ウエル３の活性領域に形成されたｎ型
半導体領域５、５（ソース領域、ドレイン領域）と、こ
の活性領域の表面に形成されたゲート酸化膜６と、この
ゲート酸化膜６の上部に形成されたゲート電極８とで構
成されている。駆動用ＭＩＳＦＥＴＱｄ1 のｎ型半導体
領域５（ドレイン領域）は、転送用ＭＩＳＦＥＴＱｔ1
のｎ型半導体領域５（ソース領域、ドレイン領域の一
方）と共通の活性領域に形成され、駆動用ＭＩＳＦＥＴ
Ｑｄ2 のｎ型半導体領域５（ドレイン領域）は、転送用
ＭＩＳＦＥＴＱｔ2 のｎ型半導体領域５（ソース領域、
ドレイン領域の一方）と共通の活性領域に形成されてい
る。駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のそれぞれのゲー
ト電極８は、例えばｎ型多結晶シリコン膜とＷシリサイ
ド膜とを積層したポリサイド構造で構成されている。
【００２８】一対の負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 の
それぞれは、ｎ型ウエル４の活性領域に形成されたｐ型
半導体領域９、９（ソース領域、ドレイン領域）と、こ
の活性領域の表面に形成されたゲート酸化膜６と、この
ゲート酸化膜６の上部に形成されたゲート電極８とで構
成されている。負荷用ＭＩＳＦＥＴＱｐ1 のゲート電極
８は、前記駆動用ＭＩＳＦＥＴＱｄ1 のゲート電極８と
一体に構成されており、負荷用ＭＩＳＦＥＴＱｐ2 のゲ
ート電極８は、前記駆動用ＭＩＳＦＥＴＱｄ2のゲート
電極８と一体に構成されている。
【００２９】前記駆動用ＭＩＳＦＥＴＱｄ1 は、前記第
２方向において負荷用ＭＩＳＦＥＴＱｐ1 と転送用ＭＩ
ＳＦＥＴＱｔ1 との間に配置され、前記駆動用ＭＩＳＦ
ＥＴＱｄ2 は、第２方向において負荷用ＭＩＳＦＥＴＱ
ｐ2 と転送用ＭＩＳＦＥＴＱｔ2 との間に配置されてい
る。一対の駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 および一対
の負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のそれぞれは、その
ゲート長方向が前記第１方向と一致するように配置され
ている。
【００３０】駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 および転
送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のそれぞれのｎ型半導体
領域５、５（ソース領域、ドレイン領域）の表面には、
ｎ型半導体領域５、５のシート抵抗を低減する目的でＴ
ｉ（チタン）シリサイド（ＴｉＳｉ2)層１０が形成され
ている。同様に、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のそ
れぞれのｐ型半導体領域９、９（ソース領域、ドレイン
領域）の表面にもｐ型半導体領域９、９のシート抵抗を
低減する目的でＴｉシリサイド層１０が形成されてい
る。
【００３１】転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート
電極７（ワード線ＷＬ）および駆動用ＭＩＳＦＥＴＱｄ
1,Ｑｄ2 （負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 ）のゲート
電極８のそれぞれの側壁には、酸化シリコン膜からなる
サイドウォールスペーサ１１が形成されている。また、
ゲート電極７（ワード線ＷＬ）、ゲート電極８のそれぞ
れの上部には酸化シリコン膜（キャップ絶縁膜）１２が
形成されている。
【００３２】上記６個のＭＩＳＦＥＴの上部には、窒化
シリコン膜１３が形成されており、この窒化シリコン膜
１３の上部には一対の局所配線Ｌ1,Ｌ2 の一方（局所配
線Ｌ1 ）が形成されている。この局所配線Ｌ1 の一端部
は、窒化シリコン膜１３および酸化シリコン膜１２に開
孔された接続孔１４を通じて、負荷用ＭＩＳＦＥＴＱｐ
2 および駆動用ＭＩＳＦＥＴＱｄ2 に共通のゲート電極
８と電気的に接続されている。局所配線Ｌ1 の他の一端
部は、窒化シリコン膜１３に開孔された接続孔１５を通
じて、駆動用ＭＩＳＦＥＴＱｄ1 のｎ型半導体領域５
（ドレイン領域）と電気的に接続されている。局所配線
Ｌ1 のさらに他の一端部は、窒化シリコン膜１３に開孔
された接続孔１６を通じて、負荷用ＭＩＳＦＥＴＱｐ1
のｐ型半導体領域９（ドレイン領域）と電気的に接続さ
れている。すなわち、局所配線Ｌ1は駆動用ＭＩＳＦＥ
ＴＱｄ2 （負荷用ＭＩＳＦＥＴＱｐ2 ）のゲート電極８
と、駆動用ＭＩＳＦＥＴＱｄ1 のｎ型半導体領域５（ド
レイン領域）と、負荷用ＭＩＳＦＥＴＱｐ1 のｐ型半導
体領域９（ドレイン領域）とを互いに電気的に接続して
いる。局所配線Ｌ1 は、例えばＴｉＮ（チタンナイトラ
イド）膜からなる。局所配線Ｌ1 はＴｉＮの他、Ｗなど
の高融点金属や、Ｗシリサイドなどの高融点金属シリサ
イドで構成することもできる。
【００３３】上記局所配線Ｌ1 の上部には、ＰＳＧ(Pho
spho Silicate Glass)などの酸化シリコン系絶縁膜から
なる第１層目の層間絶縁膜１７を介在して一対の局所配
線Ｌ1,Ｌ2 の他方（局所配線Ｌ2 ）が形成されている。
この局所配線Ｌ2 の一端部は、層間絶縁膜１７、窒化シ
リコン膜１３および酸化シリコン膜１２に開孔された接
続孔１８を通じて、負荷用ＭＩＳＦＥＴＱｐ1 および駆
動用ＭＩＳＦＥＴＱｄ1 に共通のゲート電極８と電気的
に接続されている。局所配線Ｌ2 の他の一端部は、層間
絶縁膜１７および窒化シリコン膜１３に開孔された接続
孔１９を通じて、駆動用ＭＩＳＦＥＴＱｄ2 のｎ型半導
体領域５（ドレイン領域）と電気的に接続されている。
局所配線Ｌ2 のさらに他の一端部は、層間絶縁膜１７お
よび窒化シリコン膜１３に開孔された接続孔２０を通じ
て、負荷用ＭＩＳＦＥＴＱｐ2 のｐ型半導体領域９（ド
レイン領域）と電気的に接続されている。すなわち、局
所配線Ｌ2 は駆動用ＭＩＳＦＥＴＱｄ1 （負荷用ＭＩＳ
ＦＥＴＱｐ1 ）ゲート電極８と、駆動用ＭＩＳＦＥＴＱ
ｄ2 のｎ型半導体領域５（ドレイン領域）と、負荷用Ｍ
ＩＳＦＥＴＱｐ2 のｐ型半導体領域９（ドレイン領域）
とを互いに電気的に接続している。局所配線Ｌ2 は、例
えば上下にＴｉＮのバリアメタル層を設けたＡｌ（アル
ミニウム）膜からなる。また、上記接続孔１８、１９、
２０の内部には、局所配線Ｌ2 とゲート電極８、ｎ型半
導体領域５およびｐ型半導体領域９との導通信頼性を確
保するために、Ｗ膜などからなるプラグ２９が埋め込ま
れている。
【００３４】上記局所配線Ｌ2 の上部には、酸化シリコ
ンからなる第２層目の層間絶縁膜２１を介在して電源電
圧線２２および基準電圧線２３が形成されている。電源
電圧線２２は、層間絶縁膜２１、１７および窒化シリコ
ン膜１３に開孔された接続孔２４を通じて負荷用ＭＩＳ
ＦＥＴＱｐ1,Ｑｐ2 のそれぞれのｐ型半導体領域９（ソ
ース領域）に電気的に接続され、これらのｐ型半導体領
域９に電源電圧（Ｖcc）を供給する。また、基準電圧線
２３は、層間絶縁膜２１、１７および窒化シリコン膜１
３に開孔された接続孔２５を通じて駆動用ＭＩＳＦＥＴ
Ｑｄ1,Ｑｄ2 のそれぞれのｎ型半導体領域５（ソース領
域）に電気的に接続され、これらのｎ型半導体領域５に
基準電圧（Ｖss）を供給する。電源電圧線２２および基
準電圧線２３は、例えば上下にＴｉＮのバリアメタル層
を形成したＡｌ膜からなる。また、上記接続孔２４、２
５の内部には、電源電圧線２２とｐ型半導体領域９、基
準電圧線２３とｎ型半導体領域５との導通信頼性を確保
するために、Ｗ膜などからなるプラグ３７が埋め込まれ
ている。
【００３５】上記電源電圧線２２および基準電圧線２３
の上部には、酸化シリコンからなる第３層目の層間絶縁
膜２６を介在して一対の相補性データ線（データ線Ｄ
Ｌ、データ線／ＤＬ）が形成されている。相補性データ
線の一方（データ線ＤＬ）は、層間絶縁膜２６、２１、
１７および窒化シリコン膜１３に開孔された接続孔２７
を通じて転送用ＭＩＳＦＥＴＱｔ1 のｎ型半導体領域５
（ソース領域、ドレイン領域の他方）に電気的に接続さ
れている。また、相補性データ線の他方（データ線／Ｄ
Ｌ）は、層間絶縁膜２６、２１、１７および窒化シリコ
ン膜１３に開孔された接続孔２７を通じて転送用ＭＩＳ
ＦＥＴＱｔ2 のｎ型半導体領域５（ソース領域、ドレイ
ン領域の他方）に電気的にに接続されている。データ線
ＤＬおよびデータ線／ＤＬは、例えば上下にＴｉＮのバ
リアメタル層を形成したＡｌ膜からなる。図示はしない
が、上記接続孔２７、２７の内部には、データ線（Ｄ
Ｌ、／ＤＬ）とｎ型半導体領域５との導通信頼性を確保
するためにＷ膜などからなるプラグが埋め込まれてい
る。
【００３６】このように、本実施の形態のＳＲＡＭは、
メモリセルのフリップフロップ回路の入出力端子間を交
差結合する一対の局所配線Ｌ1,Ｌ2 を異なる導電層に形
成する。この構成により、一対の局所配線を同一の導電
層に形成する場合には必要となる２本の局所配線を横に
並べて配置するスペースが不要となり、局所配線Ｌ1,Ｌ
2 同士を部分的に重なり合うように配置することが可能
となるので、メモリセルの占有面積を縮小することがで
きる。
【００３７】次に、本実施の形態のＳＲＡＭのメモリセ
ルの製造方法を図６〜図３２を用いて説明する。なお、
メモリセルの製造方法を示す各図のうち、断面図（ａ）
は平面図のＡ−Ａ’線に対応し、断面図（ｂ）は平面図
のＢ−Ｂ’線に対応している。また、各平面図には導電
層と接続孔のみを示し、絶縁膜の図示は省略する。
【００３８】まず、図６および図７に示すように、ｐ-
型単結晶シリコンからなる半導体基板１の主面の活性領
域ＡＲの周囲（素子分離領域）に溝３０を形成する。こ
の溝３０は、半導体基板１上に酸化シリコン膜３１と窒
化シリコン膜３２とを順次堆積した後、フォトレジスト
をマスクにして窒化シリコン膜３２、酸化シリコン膜３
１および半導体基板１を順次ドライエッチングして形成
する。
【００３９】次に、図８に示すように、溝３０の内部に
酸化シリコン膜３６を埋め込んで素子分離溝２を形成す
る。素子分離溝２は、溝３０の内部を含む半導体基板１
上にＣＶＤ(Chemical Vapor Deposition) 法で酸化シリ
コン膜３６を厚く堆積した後、窒化シリコン膜３２をエ
ッチングストッパに用い、酸化シリコン膜３６をエッチ
バック（あるいは化学的機械研磨（ＣＭＰ））により除
去して形成する。
【００４０】次に、活性領域ＡＲの表面に残った窒化シ
リコン膜３２および酸化シリコン膜３１をエッチングで
除去した後、図９および図１０に示すように、駆動用Ｍ
ＩＳＦＥＴＱｄ1,Ｑｄ2 および転送用ＭＩＳＦＥＴＱｔ
1,Ｑｔ2 を形成する活性領域ＡＲの半導体基板１にｐ型
不純物（ホウ素）をイオン打ち込みしてｐ型ウエル３を
形成し、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 を形成する活
性領域ＡＲの半導体基板１にｎ型不純物（リンまたはヒ
素）をイオン打ち込みしてｎ型ウエル４を形成する。そ
の後、ｐ型ウエル３およびｎ型ウエル４のそれぞれの表
面を熱酸化してゲート酸化膜６を形成する。
【００４１】次に、図１１に示すように、半導体基板１
上にＣＶＤ法でｎ型多結晶シリコン膜３３、Ｗシリサイ
ド膜３４および酸化シリコン膜１２を順次堆積した後、
図１２および図１３に示すように、フォトレジストをマ
スクにしたドライエッチングで酸化シリコン膜１２、Ｗ
シリサイド膜３４およびｎ型多結晶シリコン膜３３をパ
ターニングすることにより、転送用ＭＩＳＦＥＴＱｔ1,
Ｑｔ2 のゲート電極７（ワード線ＷＬ）および駆動用Ｍ
ＩＳＦＥＴＱｄ1,Ｑｄ2 （負荷用ＭＩＳＦＥＴＱｐ1,Ｑ
ｐ2 ）のゲート電極８、８を形成する。
【００４２】次に、図１４および図１５に示すように、
ｐ型ウエル３にｎ型不純物（リンまたはヒ素）をイオン
打ち込みして転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 および駆
動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のｎ型半導体領域５、５
（ソース領域、ドレイン領域）を形成し、ｎ型ウエル４
にｐ型不純物（ホウ素）をイオン打ち込みして負荷用Ｍ
ＩＳＦＥＴＱｐ1,Ｑｐ2 のｐ型半導体領域９、９（ソー
ス領域、ドレイン領域）を形成した後、半導体基板１上
にＣＶＤ法で堆積した酸化シリコン膜を異方性エッチン
グすることにより、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 の
ゲート電極７（ワード線ＷＬ）および駆動用ＭＩＳＦＥ
ＴＱｄ1,Ｑｄ2 （負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 ）の
ゲート電極８、８のそれぞれの側壁にサイドウォールス
ペーサ１１を形成する。
【００４３】次に、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 お
よび転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のそれぞれのｎ型
半導体領域５、５（ソース領域、ドレイン領域）の表面
を覆うゲート酸化膜６と、負荷用ＭＩＳＦＥＴＱｐ1,Ｑ
ｐ2 のｐ型半導体領域９、９（ソース領域、ドレイン領
域）の表面を覆うゲート酸化膜６とをエッチングで除去
した後、図１６に示すように、半導体基板１上にスパッ
タリング法でＴｉ膜３５を堆積する。
【００４４】次に、半導体基板１をアニール（熱処理）
してＴｉ膜３５と半導体基板１（ｎ型半導体領域５、ｐ
型半導体領域９）とを反応させた後、未反応のＴｉ膜３
５をエッチングで除去することにより、図１７および図
１８に示すように、ｎ型半導体領域５およびｐ型半導体
領域９の表面にＴｉシリサイド層１０を形成する。その
後、必要に応じて半導体基板１をアニールし、Ｔｉシリ
サイド層１０を低抵抗化する。また、Ｔｉシリサイド層
１０を形成する代わりに、半導体基板１上にスパッタリ
ング法でＣｏ（コバルト）膜を堆積し、半導体基板１
（ｎ型半導体領域５、ｐ型半導体領域９）とＣｏ膜とを
反応させてＣｏシリサイド層を形成してもよい。
【００４５】次に、図１９および図２０に示すように、
半導体基板１上にＣＶＤ法で膜厚３０nm程度の薄い窒化
シリコン膜１３を堆積した後、フォトレジストをマスク
にしたドライエッチングで駆動用ＭＩＳＦＥＴＱｄ
2 （負荷用ＭＩＳＦＥＴＱｐ2 ）のゲート電極８の上部
の窒化シリコン膜１３および酸化シリコン膜１２を開孔
して接続孔１４を形成する。同時に、駆動用ＭＩＳＦＥ
ＴＱｄ1 のｎ型半導体領域５（ドレイン領域）の上部の
窒化シリコン膜１３をエッチングで除去して接続孔１５
を形成し、負荷用ＭＩＳＦＥＴＱｐ1 のｐ型半導体領域
９（ドレイン領域）の上部の窒化シリコン膜１３をエッ
チングで除去して接続孔１６を形成する。
【００４６】次に、図２１および図２２に示すように、
窒化シリコン膜１３の上部に局所配線Ｌ1 を形成する。
局所配線Ｌ1 は、半導体基板１上にスパッタリング法ま
たはＣＶＤ法で堆積した膜厚１００nm程度のＴｉＮ膜
を、フォトレジストをマスクにしたドライエッチングで
パターニングして形成する。局所配線Ｌ1 は、接続孔１
４を通じて負荷用ＭＩＳＦＥＴＱｐ2 および駆動用ＭＩ
ＳＦＥＴＱｄ2 に共通のゲート電極８と接続され、接続
孔１５を通じて駆動用ＭＩＳＦＥＴＱｄ1 のｎ型半導体
領域５（ドレイン領域）と接続され、接続孔１６を通じ
て負荷用ＭＩＳＦＥＴＱｐ1 のｐ型半導体領域９（ドレ
イン領域）に接続される。
【００４７】次に、図２３および図２４に示すように、
局所配線Ｌ1 の上部にＣＶＤ法でＰＳＧからなる層間絶
縁膜１７を堆積した後、フォトレジストをマスクにした
ドライエッチングで駆動用ＭＩＳＦＥＴＱｄ1 （負荷用
ＭＩＳＦＥＴＱｐ1 ）のゲート電極８の上部の層間絶縁
膜１７、窒化シリコン膜１３および酸化シリコン膜１２
を開孔して接続孔１８を形成する。同時に、駆動用ＭＩ
ＳＦＥＴＱｄ2 のｎ型半導体領域５（ドレイン領域）の
上部の層間絶縁膜１７および窒化シリコン膜１３をエッ
チングで除去して接続孔１９を形成し、負荷用ＭＩＳＦ
ＥＴＱｐ2 のｐ型半導体領域９（ドレイン領域）の上部
の層間絶縁膜１７および窒化シリコン膜１３をエッチン
グで除去して接続孔２０を形成する。
【００４８】次に、図２５および図２６に示すように、
接続孔１８、１９、２０の内部にＷ膜を埋め込んでプラ
グ２９を形成した後、層間絶縁膜１７の上部に局所配線
Ｌ2を形成する。Ｗ膜の埋込みは、層間絶縁膜１７上に
スパッタリング法で堆積したＷ膜をエッチバックして行
う。また、局所配線Ｌ2 は、層間絶縁膜１７上にスパッ
タリング法でＴｉＮ膜、Ａｌ膜、ＴｉＮ膜を順次堆積し
た後、フォトレジストをマスクにしたドライエッチング
でこれらの膜をパターニングして形成する。局所配線Ｌ
2 は、接続孔１８を通じて負荷用ＭＩＳＦＥＴＱｐ1 お
よび駆動用ＭＩＳＦＥＴＱｄ1 に共通のゲート電極８と
接続され、接続孔１９を通じて駆動用ＭＩＳＦＥＴＱｄ
2 のｎ型半導体領域５（ドレイン領域）と接続され、接
続孔２０を通じて負荷用ＭＩＳＦＥＴＱｐ2 のｐ型半導
体領域９（ドレイン領域）に接続される。
【００４９】次に、図２７、図２８および図２９に示す
ように、局所配線Ｌ2 の上部にＣＶＤ法で酸化シリコン
からなる層間絶縁膜２１を堆積した後、フォトレジスト
をマスクにしたドライエッチングで負荷用ＭＩＳＦＥＴ
Ｑｐ1,Ｑｐ2 のそれぞれのｐ型半導体領域９、９（ソー
ス領域）の上部の層間絶縁膜２１、１７および窒化シリ
コン膜１３を開孔して接続孔２４、２４を形成する。同
時に、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のそれぞれのｎ
型半導体領域５、５（ソース領域）の上部の層間絶縁膜
２１、１７および窒化シリコン膜１３を開孔して接続孔
２５、２５を形成する。
【００５０】次に、接続孔２４、２５の内部にＷ膜を埋
め込んでプラグ３７を形成した後、図３０、図３１およ
び図３２に示すように、層間絶縁膜２１の上部に電源電
圧線２２および基準電圧線２３を形成する。電源電圧線
２２および基準電圧線２３は、層間絶縁膜２１上にスパ
ッタリング法でＴｉＮ膜、Ａｌ膜、ＴｉＮ膜を順次堆積
した後、フォトレジストをマスクにしたドライエッチン
グでこれらの膜をパターニングして形成する。電源電圧
線２２は、上記接続孔２４、２４を通じて負荷用ＭＩＳ
ＦＥＴＱｐ1,Ｑｐ2 のそれぞれのｐ型半導体領域９、９
（ソース領域）に接続され、基準電圧線２３は、上記接
続孔２５、２５を通じて駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ
2 のそれぞれのｎ型半導体領域５、５（ソース領域）に
接続される。
【００５１】その後、電源電圧線２２および基準電圧線
２３の上部にＣＶＤ法で酸化シリコンからなる層間絶縁
膜２６を堆積した後、フォトレジストをマスクにしたド
ライエッチングで転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のそ
れぞれのｎ型半導体領域５、５（ドレイン領域）の上部
の層間絶縁膜２６、２１、１７および窒化シリコン膜１
３を開孔して接続孔２７、２７を形成し、続いて接続孔
２７、２７の内部にＷ膜を埋め込んでプラグを形成した
後、層間絶縁膜２６の上部にデータ線ＤＬ、／ＤＬを形
成する。データ線ＤＬ、／ＤＬは、層間絶縁膜２６上に
スパッタリング法でＴｉＮ膜、Ａｌ膜、ＴｉＮ膜を順次
堆積した後、フォトレジストをマスクにしたドライエッ
チングでこれらの膜をパターニングして形成する。デー
タ線ＤＬは、接続孔２７、２７の一方を通じて転送用Ｍ
ＩＳＦＥＴＱｔ1 のｎ型半導体領域５（ドレイン領域）
に接続され、データ線／ＤＬは、接続孔２７、２７の他
方を通じて転送用ＭＩＳＦＥＴＱｔ2 のｎ型半導体領域
５（ドレイン領域）に接続される。以上の工程により、
前記図１〜図４に示すメモリセルが完成する。
【００５２】（実施の形態２）図３３は、本実施の形態
のＳＲＡＭのメモリセルを示す平面図、図３４は、図３
３のＡ−Ａ’線に沿った断面図、図３５は、図３３のＢ
−Ｂ’線に沿った断面図、図３６は、本実施の形態のＳ
ＲＡＭのメモリセルの等価回路図である。
【００５３】図示のように、本実施の形態のＳＲＡＭ
は、前記実施の形態１のＳＲＡＭと同様に、メモリセル
のフリップフロップ回路の入出力端子間を交差結合する
一対の局所配線Ｌ1,Ｌ2 を異なる導電層に形成してい
る。また、本実施の形態のＳＲＡＭは、上層の局所配線
Ｌ2 と下層の局所配線Ｌ1 とを広い面積で重なり合うよ
うに配置し、局所配線Ｌ1,Ｌ2 とそれらの間に介在する
薄い絶縁膜（窒化シリコン膜４２）とで容量素子Ｃを構
成している。すなわち、上層の局所配線Ｌ2 は容量素子
Ｃの一方の電極を構成し、下層の局所配線Ｌ1 は他方の
電極を構成し、絶縁膜（窒化シリコン膜４２）は誘電体
膜を構成している。
【００５４】本実施の形態のＳＲＡＭのメモリセルの製
造方法を図３７〜図４８を用いて説明する。なお、メモ
リセルの製造方法を示す各図のうち、断面図（ａ）は平
面図のＡ−Ａ’線に対応し、断面図（ｂ）は平面図のＢ
−Ｂ’線に対応している。また、各平面図には導電層と
接続孔のみを示し、絶縁膜の図示は省略する。
【００５５】まず、前記実施の形態１の図６〜図１８に
示す製造方法に従い、半導体基板１の主面に素子分離溝
２、ｐ型ウエル３、ｎ型ウエル４およびゲート酸化膜６
を形成した後、ｐ型ウエル３に駆動用ＭＩＳＦＥＴＱｄ
1,Ｑｄ2 および転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 を形成
し、ｎ型ウエル４に負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2を
形成する。また、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 およ
び駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のｎ型半導体領域
５、５（ソース領域、ドレイン領域）の表面と、負荷用
ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のｐ型半導体領域９、９（ソ
ース領域、ドレイン領域）の表面にシート抵抗を低減す
る目的でＴｉシリサイド層１０を形成する。
【００５６】次に、図３７および図３８に示すように、
半導体基板１上にＣＶＤ法で膜厚５０nm程度の薄い窒化
シリコン膜１３を堆積した後、フォトレジストをマスク
にしたドライエッチングで駆動用ＭＩＳＦＥＴＱｄ
2 （負荷用ＭＩＳＦＥＴＱｐ2 ）のゲート電極８の上部
の窒化シリコン膜１３および酸化シリコン膜１２を開孔
して接続孔１４を形成する。同時に、駆動用ＭＩＳＦＥ
ＴＱｄ1 のｎ型半導体領域５（ドレイン領域）の上部の
窒化シリコン膜１３をエッチングで除去して接続孔４０
を形成し、負荷用ＭＩＳＦＥＴＱｐ1 のｐ型半導体領域
９（ドレイン領域）の上部の窒化シリコン膜１３をエッ
チングで除去して接続孔４１を形成する。
【００５７】次に、図３９および図４０に示すように、
窒化シリコン膜１３の上部に局所配線Ｌ1 を形成する。
局所配線Ｌ1 は、窒化シリコン膜１３上にスパッタリン
グ法またはＣＶＤ法で堆積した膜厚１００nm程度のＴｉ
Ｎ膜を、フォトレジストをマスクにしたドライエッチン
グでパターニングして形成する。この局所配線Ｌ1 は、
メモリセルを構成する６個のＭＩＳＦＥＴを覆うように
広い面積で形成する。すなわち、局所配線Ｌ1 は、駆動
用ＭＩＳＦＥＴＱｄ1 （負荷用ＭＩＳＦＥＴＱｐ1 ）の
ゲート電極８、駆動用ＭＩＳＦＥＴＱｄ2 （負荷用ＭＩ
ＳＦＥＴＱｐ2）のゲート電極８、転送用ＭＩＳＦＥＴ
Ｑｔ1,Ｑｔ2 のゲート電極７（ワード線ＷＬ）、転送用
ＭＩＳＦＥＴＱｔ1,Ｑｔ2 と駆動用ＭＩＳＦＥＴＱｄ1,
Ｑｄ2 に共通のｎ型半導体領域５（ソース領域、ドレイ
ン領域の一方）および負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2
のｐ型半導体領域９（ドレイン領域）のそれぞれの上部
に配置され、これらを覆うように形成される。
【００５８】局所配線Ｌ1 は、接続孔１４を通じて駆動
用ＭＩＳＦＥＴＱｄ2 （負荷用ＭＩＳＦＥＴＱｐ2 ）の
ゲート電極８と接続され、接続孔４０を通じて駆動用Ｍ
ＩＳＦＥＴＱｄ1 のｎ型半導体領域５（ドレイン領域）
と接続され、接続孔４１を通じて負荷用ＭＩＳＦＥＴＱ
ｐ1 のｐ型半導体領域９（ドレイン領域）と接続され
る。
【００５９】次に、図４１および図４２に示すように、
局所配線Ｌ1 の上部にＣＶＤ法で膜厚３０nm程度の窒化
シリコン膜４２を堆積した後、フォトレジストをマスク
にしたドライエッチングで駆動用ＭＩＳＦＥＴＱｄ
1 （負荷用ＭＩＳＦＥＴＱｐ1 ）のゲート電極８の上部
の窒化シリコン膜１７、１３および酸化シリコン膜１２
を開孔して接続孔１８を形成する。同時に、駆動用ＭＩ
ＳＦＥＴＱｄ2 のｎ型半導体領域５（ドレイン領域）の
上部の窒化シリコン膜１７、１３をエッチングで除去し
て接続孔１９を形成し、負荷用ＭＩＳＦＥＴＱｐ2 のｐ
型半導体領域９（ドレイン領域）の上部の窒化シリコン
膜１７、１３をエッチングで除去して接続孔２０を形成
する。
【００６０】次に、図４３および図４４に示すように、
窒化シリコン膜４２の上部に局所配線Ｌ2 を形成する。
局所配線Ｌ2 は、スパッタリング法またはＣＶＤ法で堆
積した膜厚１００nm程度のＴｉＮ膜を、フォトレジスト
をマスクにしたドライエッチングでパターニングして形
成する。局所配線Ｌ2 はＴｉＮの他、Ｗなどの高融点金
属や、Ｗシリサイドなどの高融点金属シリサイドで構成
することもできる。局所配線Ｌ2 は、接続孔１８を通じ
て駆動用ＭＩＳＦＥＴＱｄ1 （負荷用ＭＩＳＦＥＴＱｐ
1 ）のゲート電極８と接続され、接続孔１９を通じて駆
動用ＭＩＳＦＥＴＱｄ2 のｎ型半導体領域５（ドレイン
領域）と接続され、接続孔２０を通じて負荷用ＭＩＳＦ
ＥＴＱｐ2 のｐ型半導体領域９（ドレイン領域）と接続
される。
【００６１】局所配線Ｌ2 は、下層の局所配線Ｌ1 の上
部において、メモリセルを構成する６個のＭＩＳＦＥＴ
を覆うように広い面積で形成し、接続孔１８、１９、２
０の開孔領域とその合わせ余裕領域とを除いた領域にお
いて局所配線Ｌ1 とほぼ完全に重なるようにする。これ
により、局所配線Ｌ1,Ｌ2 （電極）とそれらの間に介在
する、局所配線Ｌ1,Ｌ2 よりも薄い膜厚の窒化シリコン
膜４２（誘電体膜）とで容量素子Ｃを形成し、しかもこ
の容量素子Ｃの電荷を大きくすることができるので、蓄
積ノードの電荷蓄積量を増やしてメモリセルのα線ソフ
トエラー耐性を向上させることができる。また、局所配
線Ｌ1,Ｌ2 の間に介在する薄い絶縁膜を五酸化タンタル
（Ｔａ2 Ｏ5)などの高誘電体材料で構成することによ
り、蓄積ノードの電荷蓄積量をさらに増やすこともでき
る。
【００６２】次に、図４５および図４６に示すように、
局所配線Ｌ2 の上部にＣＶＤ法で酸化シリコンからなる
層間絶縁膜２１を堆積した後、フォトレジストをマスク
にしたドライエッチングで負荷用ＭＩＳＦＥＴＱｐ1,Ｑ
ｐ2 のそれぞれのｐ型半導体領域９、９（ソース領域）
の上部の層間絶縁膜２１および窒化シリコン膜１７、１
３を開孔して接続孔２４、２４を形成する。同時に、駆
動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のそれぞれのｎ型半導体
領域５、５（ソース領域）の上部の層間絶縁膜２１およ
び窒化シリコン膜１７、１３を開孔して接続孔２５、２
５を形成する。
【００６３】次に、図４７および図４８に示すように、
接続孔２４、２５の内部にＷ膜を埋め込んでプラグ２９
を形成した後、層間絶縁膜２１の上部に電源電圧線２２
および基準電圧線２３を形成する。電源電圧線２２およ
び基準電圧線２３は、層間絶縁膜２１上にスパッタリン
グ法でＴｉＮ膜、Ａｌ膜、ＴｉＮ膜を順次堆積した後、
これらをパターニングして形成する。
【００６４】その後、電源電圧線２２および基準電圧線
２３の上部にＣＶＤ法で酸化シリコンからなる層間絶縁
膜２６を堆積した後、フォトレジストをマスクにしたド
ライエッチングで転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のそ
れぞれのｎ型半導体領域５、５（ドレイン領域）の上部
の層間絶縁膜２６、２１および窒化シリコン膜１７、１
３を開孔して接続孔２７、２７を形成し、続いて接続孔
２７、２７の内部にＷ膜を埋め込んでプラグを形成した
後、層間絶縁膜２６の上部にデータ線ＤＬ、／ＤＬを形
成する。データ線ＤＬ、／ＤＬは、層間絶縁膜２６上に
スパッタリング法でＴｉＮ膜、Ａｌ膜、ＴｉＮ膜を順次
堆積した後、これらをパターニングして形成する。以上
の工程により、前記図３３〜図３５に示すメモリセルが
完成する。
【００６５】（実施の形態３）本実施の形態のＳＲＡＭ
は、メモリセルのフリップフロップ回路の入出力端子間
を交差結合する一対の局所配線Ｌ1,Ｌ2 を同一の導電層
に形成している。このＳＲＡＭのメモリセルの製造方法
を図４９〜図６３を用いて説明する。なお、メモリセル
の製造方法を示す各図のうち、断面図は平面図のＣ−
Ｃ’線に対応している。また、各平面図には導電層と接
続孔のみを示し、絶縁膜の図示は省略する。
【００６６】まず、図４９および図５０に示すように、
半導体基板１の主面にｐ型ウエル３およびｎ型ウエル４
を形成し、次いでそれらの表面に素子分離用のフィール
ド酸化膜２８およびＭＩＳＦＥＴのゲート酸化膜６を形
成した後、ｐ型ウエル３に駆動用ＭＩＳＦＥＴＱｄ1,Ｑ
ｄ2 および転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 を形成し、
ｎ型ウエル４に負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 を形成
する。転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート電極７
（ワード線ＷＬ）および駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ
2 （負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 ）のゲート電極
８、８は、膜厚３００nm程度の多結晶シリコン膜で構成
する。ゲート電極７（ワード線ＷＬ）およびゲート電極
８のそれぞれの側壁のサイドウォールスペーサ１１は、
酸化シリコン膜をエッチングして形成する。
【００６７】次に、図５１および図５２に示すように、
転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート電極７（ワー
ド線ＷＬ）、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 （負荷用
ＭＩＳＦＥＴＱｐ1,Ｑｐ2 ）のゲート電極８、８、転送
用ＭＩＳＦＥＴＱｔ1,Ｑｔ2および駆動用ＭＩＳＦＥＴ
Ｑｄ1,Ｑｄ2 のそれぞれのｎ型半導体領域５、５（ソー
ス領域、ドレイン領域）、負荷用ＭＩＳＦＥＴＱｐ1,Ｑ
ｐ2 のそれぞれのｐ型半導体領域９、９（ソース領域、
ドレイン領域）のそれぞれの表面にシート抵抗を低減す
る目的でＴｉシリサイド層１０を形成する。
【００６８】Ｔｉシリサイド層１０を形成するには、ゲ
ート電極７（ワード線ＷＬ）およびゲート電極８のそれ
ぞれの表面を覆う酸化シリコン膜１２と、駆動用ＭＩＳ
ＦＥＴＱｄ1,Ｑｄ2 および転送用ＭＩＳＦＥＴＱｔ1,Ｑ
ｔ2 のそれぞれのｎ型半導体領域５、５（ソース領域、
ドレイン領域）の表面を覆うゲート酸化膜６と、負荷用
ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のそれぞれのｐ型半導体領域
９、９（ソース領域、ドレイン領域）の表面を覆うゲー
ト酸化膜６とをエッチングで除去した後、半導体基板１
上にスパッタリング法でＴｉ膜を堆積し、次いで半導体
基板１をアニールしてＴｉ膜と半導体基板１（ｎ型半導
体領域５、ｐ型半導体領域９）、Ｔｉ膜と多結晶シリコ
ン膜（ゲート電極７、８）をそれぞれ反応させた後、未
反応のＴｉ膜をエッチングで除去する。
【００６９】次に、図５３および図５４に示すように、
半導体基板１上にＣＶＤ法で膜厚３０nm程度の薄い窒化
シリコン膜１３を堆積した後、フォトレジストをマスク
にして窒化シリコン膜１３をドライエッチングすること
により、駆動用ＭＩＳＦＥＴＱｄ1 のｎ型半導体領域５
（ドレイン領域）と駆動用ＭＩＳＦＥＴＱｄ2 （負荷用
ＭＩＳＦＥＴＱｐ2 ）のゲート電極８とにまたがる接続
孔４３、負荷用ＭＩＳＦＥＴＱｐ2 のｐ型半導体領域９
（ドレイン領域）と駆動用ＭＩＳＦＥＴＱｄ1（負荷用
ＭＩＳＦＥＴＱｐ1 ）のゲート電極８とにまたがる接続
孔４４をそれぞれ形成する。同時に、駆動用ＭＩＳＦＥ
ＴＱｄ2 のｎ型半導体領域５（ドレイン領域）の上部に
接続孔４５を形成し、負荷用ＭＩＳＦＥＴＱｐ1 のｐ型
半導体領域９（ドレイン領域）の上部に接続孔４６を形
成する。このとき、フィールド酸化膜２８の表面は窒化
シリコン膜１３で覆われているので、このドライエッチ
ングでフィールド酸化膜２８が削れることはない。
【００７０】次に、図５５および図５６に示すように、
窒化シリコン膜１３の上部にＴｉＮ膜からなる一対の局
所配線Ｌ1,Ｌ2 を形成する。局所配線Ｌ1,Ｌ2 を形成す
るには、窒化シリコン膜１３上にスパッタリング法また
はＣＶＤ法で膜厚５０〜１００nm程度のＴｉＮ膜を堆積
し、次いでこのＴｉＮ膜上にＣＶＤ法で膜厚１００nm程
度の窒化シリコン膜４７を堆積した後、フォトレジスト
をマスクにしたドライエッチングで窒化シリコン膜４７
およびＴｉＮ膜をパターニングする。局所配線Ｌ1,Ｌ2
はＴｉＮの他、Ｗなどの高融点金属や、Ｗシリサイドな
どの高融点金属シリサイドで構成することもできる。
【００７１】局所配線Ｌ1 は、駆動用ＭＩＳＦＥＴＱｄ
1 （負荷用ＭＩＳＦＥＴＱｐ1 ）のゲート電極８と、転
送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート電極７（ワード
線ＷＬ）とに重なるように配置し、局所配線Ｌ2 は、駆
動用ＭＩＳＦＥＴＱｄ2 （負荷用ＭＩＳＦＥＴＱｐ2 ）
のゲート電極８と、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2の
ゲート電極７（ワード線ＷＬ）とに重なるように配置す
る。この構成により、局所配線Ｌ1 とゲート電極８とそ
の間に介在する薄い窒化シリコン膜１３とで容量素子
Ｃ’が形成され、また局所配線Ｌ2 とゲート電極８とそ
の間に介在する窒化シリコン膜１３とで容量素子Ｃ’が
形成されるので、蓄積ノードの電荷蓄積容量を増やして
メモリセルのα線ソフトエラー耐性を向上させることが
できる。これらの容量素子Ｃ’は、前記実施の形態２
（図３６）の容量素子Ｃと実効的に等しい働きをする。
【００７２】局所配線Ｌ1 は、接続孔４３を通じて駆動
用ＭＩＳＦＥＴＱｄ1 のｎ型半導体領域５（ドレイン領
域）と駆動用ＭＩＳＦＥＴＱｄ2 （負荷用ＭＩＳＦＥＴ
Ｑｐ2 ）のゲート電極８とに接続され、接続孔４６を通
じて負荷用ＭＩＳＦＥＴＱｐ1 のｐ型半導体領域９（ド
レイン領域）に接続される。つまり、駆動用ＭＩＳＦＥ
ＴＱｄ2 （負荷用ＭＩＳＦＥＴＱｐ2 ）のゲート電極８
と、駆動用ＭＩＳＦＥＴＱｄ1 のｎ型半導体領域５（ド
レイン領域）と、負荷用ＭＩＳＦＥＴＱｐ1 のｐ型半導
体領域９（ドレイン領域）とは局所配線Ｌ1 を介して互
いに接続される。
【００７３】局所配線Ｌ2 は、接続孔４４を通じて負荷
用ＭＩＳＦＥＴＱｐ2 のｐ型半導体領域９（ドレイン領
域）と駆動用ＭＩＳＦＥＴＱｄ1 （負荷用ＭＩＳＦＥＴ
Ｑｐ1 ）のゲート電極８とに接続され、接続孔４５を通
じて駆動用ＭＩＳＦＥＴＱｄ2 のｎ型半導体領域５（ド
レイン領域）に接続される。つまり、駆動用ＭＩＳＦＥ
ＴＱｄ1 （負荷用ＭＩＳＦＥＴＱｐ1 ）のゲート電極８
と、駆動用ＭＩＳＦＥＴＱｄ2 のｎ型半導体領域５（ド
レイン領域）と、負荷用ＭＩＳＦＥＴＱｐ2 のｐ型半導
体領域９（ドレイン領域）とは局所配線Ｌ2 を介して互
いに接続される。
【００７４】次に、図５７に示すように、窒化シリコン
膜４７の上部にＣＶＤ法で膜厚２００nm程度の窒化シリ
コン膜５３を堆積した後、図５８に示すように、この窒
化シリコン膜５３をＲＩＥ(Reactive Ion Etching)など
の異方性エッチングで加工することにより、ゲート電極
７（ワード線ＷＬ）、ゲート電極８および局所配線Ｌ1,
Ｌ2 のそれぞれの側壁にサイドウォールスペーサ４８を
形成する。
【００７５】次に、図５９および図６０に示すように、
窒化シリコン膜４７およびサイドウォールスペーサ４８
の上部に、窒化シリコン膜４７、５３（サイドウォール
スペーサ４８）とはエッチング速度が異なる、例えばＰ
ＳＧのような酸化シリコン系の層間絶縁膜４９をＣＶＤ
法で堆積した後、フォトレジストをマスクにしたドライ
エッチングで負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のそれぞ
れのｐ型半導体領域９、９（ソース領域）の上部の層間
絶縁膜４９を開孔して接続孔５０、５０を形成する。同
時に、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のそれぞれのｎ
型半導体領域５、５（ソース領域）の上部の層間絶縁膜
４９を開孔して接続孔５１、５１を形成し、転送用ＭＩ
ＳＦＥＴＱｔ1,Ｑｔ2 のそれぞれのｎ型半導体領域５、
５（ソース領域、ドレイン領域の他方）の上部の層間絶
縁膜４９を開孔して接続孔５２、５２を形成する。
【００７６】ＰＳＧからなる層間絶縁膜４９をエッチン
グして接続孔５０、５１、５２を形成する上記の工程で
は、局所配線Ｌ1,Ｌ2 の上部に形成された窒化シリコン
膜４７や、ゲート電極７（ワード線ＷＬ）、ゲート電極
８および局所配線Ｌ1,Ｌ2 のそれぞれの側壁に形成され
た窒化シリコンからなるサイドウォールスペーサ４８
は、層間絶縁膜４９とはエッチング速度が異なるので、
ほとんどエッチングされない。
【００７７】そのため、層間絶縁膜４９をエッチングし
て接続孔５０、５１、５２を形成する際に用いるフォト
レジストマスクと、ＴｉＮ膜をエッチングして局所配線
Ｌ1,Ｌ2 を形成する際に用いたフォトレジストマスクの
合わせずれに起因して接続孔５０、５１、５２と局所配
線Ｌ1,Ｌ2 との間に位置ずれが生じ、その結果、接続孔
５０、５１、５２のいずれかと局所配線Ｌ1 または局所
配線Ｌ2 とが一部で重なり合った場合でも、層間絶縁膜
４９をエッチングした際に局所配線Ｌ1 または局所配線
Ｌ2 が接続孔５０、５１、５２のいずれかの側壁に露出
することがないので、後の工程で接続孔５０、５１、５
２の内部に堆積される導電膜と局所配線Ｌ1 または局所
配線Ｌ2 とが短絡するようなことはない。
【００７８】また、層間絶縁膜４９をエッチングして接
続孔５０、５１、５２を形成する際に用いるフォトレジ
ストマスクと、多結晶シリコン膜をエッチングしてゲー
ト電極７（ワード線ＷＬ）およびゲート電極８を形成す
る際に用いたフォトレジストマスクの合わせずれに起因
して接続孔５０、５１、５２とゲート電極７（ワード線
ＷＬ）およびゲート電極８との間に位置ずれが生じ、そ
の結果、接続孔５０、５１、５２のいずれかとゲート電
極７（ワード線ＷＬ）またはゲート電極８とが一部で重
なり合った場合でも、層間絶縁膜４９をエッチングした
際にゲート電極８が接続孔５０または接続孔５１の側壁
に露出したり、ゲート電極７（ワード線ＷＬ）が接続孔
５２の側壁に露出したりすることがないため、後の工程
で接続孔５０、５１、５２の内部に堆積される導電膜と
ゲート電極７（ワード線ＷＬ）あるいはゲート電極８と
が短絡するようなことはない。
【００７９】つまり、本実施の形態の製造方法によれ
ば、接続孔５０、５１、５２をレイアウトする際に接続
孔５０、５１、５２と局所配線Ｌ1,Ｌ2 との合わせ余
裕、および接続孔５０、５１、５２とゲート電極７（ワ
ード線ＷＬ）、ゲート電極８との合わせ余裕を考慮する
必要がない。これにより、これらの合わせ余裕に相当す
る分、接続孔５０、５１、５２を局所配線Ｌ1,Ｌ2 、ゲ
ート電極７（ワード線ＷＬ）およびゲート電極８に近接
させてレイアウトすることができるので、第１方向およ
びこれと直交する第２方向のいずれの方向においてもメ
モリセルの占有面積を縮小することができる。
【００８０】層間絶縁膜４９をエッチングする際にサイ
ドウォールスペーサ４８をエッチングストッパとして機
能させるためには、サイドウォールスペーサ４８を構成
する窒化シリコン膜５３の膜厚を、上記したフォトレジ
ストマスクの合わせ余裕よりも大きくする必要がある。
例えば接続孔５０、５１、５２と局所配線Ｌ1,Ｌ2 との
合わせ余裕と、接続孔５０、５１、５２とゲート電極７
（ワード線ＷＬ）、ゲート電極８との合わせ余裕の合計
が２００nm程度であれば、窒化シリコン膜５３の膜厚を
少なくとも２００nm程度とする。
【００８１】次に、接続孔５０、５１、５２の底部の薄
い窒化シリコン膜１３をエッチングで除去した後、図６
１および図６２に示すように、層間絶縁膜４９の上部に
電源電圧線２２、基準電圧線２３および中間配線５４を
形成する。電源電圧線２２、基準電圧線２３および中間
配線５４は、層間絶縁膜４９上にスパッタリング法でＷ
膜、Ａｌ膜、Ｗ膜を順次堆積した後、これらの膜をパタ
ーニングして形成する。接続孔５０、５１、５２の内部
には、必要に応じてＷ膜などからなるプラグを形成して
もよい。
【００８２】次に、図６３および図６４に示すように、
電源電圧線２２、基準電圧線２３および中間配線５４の
上部にＣＶＤ法で酸化シリコンからなる層間絶縁膜２６
を堆積し、フォトレジストをマスクにしたドライエッチ
ングで中間配線５４の上部の層間絶縁膜２６を開孔して
接続孔５５を形成した後、層間絶縁膜２６の上部にデー
タ線ＤＬ、／ＤＬを形成する。データ線ＤＬ、／ＤＬ
は、層間絶縁膜２６上にスパッタリング法でＴｉＮ膜、
Ａｌ膜、ＴｉＮ膜を順次堆積した後、これらをパターニ
ングして形成する。
【００８３】（実施の形態４）本実施の形態のＳＲＡＭ
は、前記実施の形態３のＳＲＡＭと同様、一対の局所配
線Ｌ1,Ｌ2 を同一の導電層に形成している。このＳＲＡ
Ｍのメモリセルの製造方法を図６５〜図８２を用いて説
明する。
【００８４】まず、図６５および図６６に示すように、
半導体基板１の主面にｐ型ウエル３およびｎ型ウエル４
を形成し、次いでそれらの表面に素子分離用のフィール
ド酸化膜２８およびＭＩＳＦＥＴのゲート酸化膜６を形
成した後、ｐ型ウエル３に駆動用ＭＩＳＦＥＴＱｄ1,Ｑ
ｄ2 および転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 を形成し、
ｎ型ウエル４に負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 を形成
する。転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート電極７
（ワード線ＷＬ）および駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ
2 （負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 ）のゲート電極
８、８は、多結晶シリコン膜で構成する。ゲート電極７
（ワード線ＷＬ）およびゲート電極８のそれぞれの上部
を覆う絶縁膜（キャップ絶縁膜）は窒化シリコン膜５６
で構成する。この窒化シリコン膜５６は、後述する窒化
シリコン膜１３よりも厚い膜厚（３０nm程度以上）で堆
積する。ゲート電極７（ワード線ＷＬ）およびゲート電
極８のそれぞれの側壁のサイドウォールスペーサ１１
は、酸化シリコン膜を異方性エッチングして形成する。
【００８５】次に、図６７および図６８に示すように、
駆動用ＭＩＳＦＥＴＱｄ1 （負荷用ＭＩＳＦＥＴＱ
ｐ1 ）のゲート電極８の上部の窒化シリコン膜５６をエ
ッチングして接続孔５７を形成し、駆動用ＭＩＳＦＥＴ
Ｑｄ2 （負荷用ＭＩＳＦＥＴＱｐ2 ）のゲート電極８の
上部の窒化シリコン膜５６をエッチングして接続孔５８
を形成する。接続孔５７は、後の工程で局所配線Ｌ2 と
接続される領域に形成し、接続孔５８は、後の工程で局
所配線Ｌ1 と接続される領域に形成する。
【００８６】次に、図６９および図７０に示すように、
接続孔５７の底部に露出した駆動用ＭＩＳＦＥＴＱｄ1
( 負荷用ＭＩＳＦＥＴＱｐ1 ）のゲート電極８、接続孔
５８の底部に露出した駆動用ＭＩＳＦＥＴＱｄ2 （負荷
用ＭＩＳＦＥＴＱｐ2 ）のゲート電極８、転送用ＭＩＳ
ＦＥＴＱｔ1,Ｑｔ2 のｎ型半導体領域５、５（ソース領
域、ドレイン領域）、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2
のｎ型半導体領域５、５（ソース領域、ドレイン領
域）、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のｐ型半導体領
域９、９（ソース領域、ドレイン領域）のそれぞれの表
面にＴｉシリサイド層１０を形成する。
【００８７】Ｔｉシリサイド層１０を形成するには、駆
動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 および転送用ＭＩＳＦＥ
ＴＱｔ1,Ｑｔ2 のそれぞれのｎ型半導体領域５、５（ソ
ース領域、ドレイン領域）の表面を覆うゲート酸化膜６
と、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のそれぞれのｐ型
半導体領域９、９（ソース領域、ドレイン領域）の表面
を覆うゲート酸化膜６とをエッチングで除去した後、半
導体基板１上にスパッタリング法でＴｉ膜を堆積し、次
いで半導体基板１をアニールしてＴｉ膜と半導体基板１
（ｎ型半導体領域５、ｐ型半導体領域９）、Ｔｉ膜と多
結晶シリコン膜（接続孔５７、５８の底部に露出したゲ
ート電極８）とをそれぞれ反応させた後、未反応のＴｉ
膜をエッチングで除去する。
【００８８】次に、図７１および図７２に示すように、
半導体基板１上にＣＶＤ法で膜厚３０nm程度の薄い窒化
シリコン膜１３を堆積した後、フォトレジストをマスク
にして窒化シリコン膜１３をドライエッチングすること
により、駆動用ＭＩＳＦＥＴＱｄ1 のｎ型半導体領域５
（ドレイン領域）と駆動用ＭＩＳＦＥＴＱｄ2 （負荷用
ＭＩＳＦＥＴＱｐ2 ）のゲート電極８とにまたがる接続
孔４３、負荷用ＭＩＳＦＥＴＱｐ2 のｐ型半導体領域９
（ドレイン領域）と駆動用ＭＩＳＦＥＴＱｄ1（負荷用
ＭＩＳＦＥＴＱｐ1 ）のゲート電極８とにまたがる接続
孔４４をそれぞれ形成する。同時に、駆動用ＭＩＳＦＥ
ＴＱｄ2 のｎ型半導体領域５（ドレイン領域）の上部に
接続孔４５を形成し、負荷用ＭＩＳＦＥＴＱｐ1 のｐ型
半導体領域９（ドレイン領域）の上部に接続孔４６を形
成する。
【００８９】駆動用ＭＩＳＦＥＴＱｄ1 （負荷用ＭＩＳ
ＦＥＴＱｐ1 ）のゲート電極８の上部にはあらかじめ接
続孔５８が形成されているので、接続孔４３は、その一
部がゲート電極８の上部で接続孔５８と重なり合う。同
様に、駆動用ＭＩＳＦＥＴＱｄ2 （負荷用ＭＩＳＦＥＴ
Ｑｐ2 ）のゲート電極８の上部にはあらかじめ接続孔５
７が形成されているので、接続孔４４は、その一部がゲ
ート電極８の上部で接続孔５７と重なり合う。
【００９０】つまり、本実施の形態の製造方法によれ
ば、接続孔４３、４４、４５、４６をレイアウトする際
に、これらの接続孔４３〜４６とゲート電極８との合わ
せ余裕および接続孔４３〜４６と接続孔５７、５８との
合わせ余裕を考慮する必要がない。これにより、これら
の合わせ余裕に相当する分、接続孔４３〜４６をゲート
電極８に接近させてレイアウトすることができるので、
第１方向におけるメモリセルの占有面積を縮小すること
ができる。
【００９１】すなわち、窒化シリコン膜１３をエッチン
グして接続孔４３、４４、４５、４６を形成する際に、
これらの接続孔４３〜４６がゲート電極８と重なり合っ
た場合でも、ゲート電極８の上部に窒化シリコン膜１３
よりも厚い膜厚の窒化シリコン膜５６が形成されている
ので、接続孔４３、４４、４５、４６がゲート電極８に
達することはない。また、窒化シリコン膜と酸化シリコ
ン膜とではエッチング速度に大きな差があるので、窒化
シリコン膜１３をエッチングして接続孔４３、４４、４
５、４６を形成する際に、ゲート電極７（ワード線Ｗ
Ｌ）およびゲート電極８のそれぞれの側壁の酸化シリコ
ン膜からなるサイドウォールスペーサ１１は、ほとんど
エッチングされない。
【００９２】従って、接続孔４３、４４、４５、４６を
形成する際に、これらの接続孔４３〜４６がゲート電極
８と重なり合った場合でも、後の工程で接続孔４３〜４
６の内部に堆積される導電膜とゲート電極８とが短絡す
るようなことはない。
【００９３】次に、図７３および図７４に示すように、
窒化シリコン膜１３上にスパッタリング法またはＣＶＤ
法で膜厚１００nm程度のＴｉＮ膜を堆積し、次いでこの
ＴｉＮ膜上にＣＶＤ法で膜厚１００nm程度の窒化シリコ
ン膜４７を堆積した後、フォトレジストをマスクにした
ドライエッチングで窒化シリコン膜４７およびＴｉＮ膜
をパターニングすることにより、ＴｉＮ膜からなる一対
の局所配線Ｌ1,Ｌ2 を形成する。
【００９４】局所配線Ｌ1 は、接続孔４３および接続孔
５８を通じて駆動用ＭＩＳＦＥＴＱｄ2 （負荷用ＭＩＳ
ＦＥＴＱｐ2 ）のゲート電極８に接続され、接続孔４３
を通じて駆動用ＭＩＳＦＥＴＱｄ1 のｎ型半導体領域５
（ドレイン領域）に接続され、接続孔４６を通じて負荷
用ＭＩＳＦＥＴＱｐ1 のｐ型半導体領域９（ドレイン領
域）に接続される。また、局所配線Ｌ2 は、接続孔４４
および接続孔５７を通じて駆動用ＭＩＳＦＥＴＱｄ
1 （負荷用ＭＩＳＦＥＴＱｐ1 ）のゲート電極８に接続
され、接続孔４４を通じて負荷用ＭＩＳＦＥＴＱｐ2 の
ｐ型半導体領域９（ドレイン領域）に接続され、接続孔
４５を通じて駆動用ＭＩＳＦＥＴＱｄ2 のｎ型半導体領
域５（ドレイン領域）に接続される。
【００９５】局所配線Ｌ1 は、駆動用ＭＩＳＦＥＴＱｄ
1 （負荷用ＭＩＳＦＥＴＱｐ1 ）のゲート電極８と、転
送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート電極７（ワード
線ＷＬ）とに重なるように配置し、局所配線Ｌ2 は、駆
動用ＭＩＳＦＥＴＱｄ2 （負荷用ＭＩＳＦＥＴＱｐ2 ）
のゲート電極８と、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2の
ゲート電極７（ワード線ＷＬ）とに重なるように配置す
る。この構成により、局所配線Ｌ1 とゲート電極８とそ
の間に介在する窒化シリコン膜１３とで容量素子Ｃ’が
形成され、また局所配線Ｌ2 とゲート電極８とその間に
介在する窒化シリコン膜１３とで容量素子Ｃ’が形成さ
れるので、蓄積ノードの電荷蓄積量を増やしてメモリセ
ルのα線ソフトエラー耐性を向上させることができる。
【００９６】次に、図７５に示すように、局所配線Ｌ1,
Ｌ2 を覆う窒化シリコン膜４７の上部にＣＶＤ法で窒化
シリコン膜５９を堆積し、続いて窒化シリコン膜５９の
上部にＣＶＤ法でＰＳＧからなる層間絶縁膜４９を堆積
する。
【００９７】次に、図７６および図７７に示すように、
フォトレジストをマスクにしたドライエッチングで負荷
用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のそれぞれのｐ型半導体領
域９、９（ソース領域）の上部の層間絶縁膜４９を開孔
して接続孔５０、５０を形成する。同時に、駆動用ＭＩ
ＳＦＥＴＱｄ1,Ｑｄ2 のそれぞれのｎ型半導体領域５、
５（ソース領域）の上部の層間絶縁膜４９を開孔して接
続孔５１、５１を形成し、転送用ＭＩＳＦＥＴＱｔ1,Ｑ
ｔ2 のそれぞれのｎ型半導体領域５、５（ドレイン領
域）の上部の層間絶縁膜４９を開孔して接続孔５２、５
２を形成する。このエッチングは、接続孔５０、５１、
５２の底部に窒化シリコン膜５９が露出した時点で一旦
停止する。
【００９８】次に、酸化シリコン用のエッチングガスを
窒化シリコン用のエッチングガスに切り替え、図７８に
示すように、接続孔５０、５１、５２の内部の窒化シリ
コン膜５９とその下部の薄い窒化シリコン膜１３とをエ
ッチングする。このエッチングは、接続孔５０、５１、
５２の内部において、ゲート電極７（ワード線ＷＬ）、
ゲート電極８および局所配線Ｌ1,Ｌ2 のそれぞれの側壁
にサイドウォールスペーサが形成されるような条件で行
う。
【００９９】このように、前記実施の形態３ではゲート
電極７（ワード線ＷＬ）、ゲート電極８および局所配線
Ｌ1,Ｌ2 のそれぞれの側壁にあらかじめ窒化シリコンの
サイドウォールスペーサ４８を形成してから層間絶縁膜
４９に接続孔５０、５１、５２を形成するのに対し、本
実施の形態では層間絶縁膜４９を開孔して接続孔５０、
５１、５２を形成する際に窒化シリコンのサイドウォー
ルスペーサを形成する。
【０１００】この場合も前記実施の形態３と同様、フォ
トレジストマスクの合わせずれに起因して接続孔５０、
５１、５２とゲート電極７（ワード線ＷＬ）およびゲー
ト電極８とが一部で重なり合ったり、接続孔５０、５
１、５２と局所配線Ｌ1,Ｌ2 とが一部で重なり合ったり
しても、接続孔５０、５１、５２の側壁にゲート電極７
（ワード線ＷＬ）、ゲート電極８あるいは局所配線Ｌ1,
Ｌ2 が露出することはない。つまり、本実施の形態の製
造方法を用いる場合にも、接続孔５０、５１、５２をレ
イアウトする際に接続孔５０、５１、５２と局所配線Ｌ
1,Ｌ2 との合わせ余裕、および接続孔５０、５１、５２
とゲート電極７（ワード線ＷＬ）、ゲート電極８との合
わせ余裕を考慮する必要がないので、これらの合わせ余
裕に相当する分、接続孔５０、５１、５２を局所配線Ｌ
1,Ｌ2 およびゲート電極７（ワード線ＷＬ）、ゲート電
極８に近接させてレイアウトすることができ、メモリセ
ルの占有面積を縮小することができる。
【０１０１】窒化シリコン膜５９によって形成されるサ
イドウォールスペーサをエッチングストッパとして機能
させるためには、窒化シリコン膜５９の膜厚を、上記し
たフォトレジストマスクの合わせ余裕よりも大きくす
る。
【０１０２】次に、図７９および図８０に示すように、
前記実施の形態３の製造方法に従い層間絶縁膜４９の上
部に電源電圧線２２、基準電圧線２３および中間配線５
４を形成し、次いで図８１および図８２に示すように、
電源電圧線２２、基準電圧線２３および中間配線５４の
上部に層間絶縁膜２６を堆積し、フォトレジストをマス
クにしたドライエッチングで中間配線５４の上部の層間
絶縁膜２６を開孔して接続孔５５を形成した後、層間絶
縁膜２６の上部にデータ線ＤＬ、／ＤＬを形成する。
【０１０３】本実施の形態の製造方法によれば、接続孔
５０、５１、５２と局所配線Ｌ1,Ｌ2 との合わせ余裕、
および接続孔５０、５１、５２とゲート電極７（ワード
線ＷＬ）、ゲート電極８との合わせ余裕が不要になると
共に、接続孔４３、４４とゲート電極８との合わせ余
裕、および接続孔４３とｎ型半導体領域５（接続孔４４
とｐ型半導体領域９）との合わせ余裕も不要となるの
で、前記実施の形態３よりもさらにメモリセルを縮小す
ることができる。
【０１０４】（実施の形態５）本実施の形態のＳＲＡＭ
は、一対の局所配線Ｌ1,Ｌ2 を異なる導電層に形成し、
上層の局所配線Ｌ2 と下層の局所配線Ｌ1 とそれらの間
に介在する薄い絶縁膜とで容量素子Ｃを形成している。
このＳＲＡＭのメモリセルの製造方法を図８３〜図９７
を用いて説明する。
【０１０５】まず、図８３および図８４に示すように、
前記実施の形態１の製造方法に従い、半導体基板１の主
面に素子分離溝２、次いでｐ型ウエル３およびｎ型ウエ
ル４を形成し、さらにｐ型ウエル３およびｎ型ウエル４
のそれぞれの表面にＭＩＳＦＥＴのゲート酸化膜６を形
成した後、ｐ型ウエル３に駆動用ＭＩＳＦＥＴＱｄ1,Ｑ
ｄ2 および転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 を形成し、
ｎ型ウエル４に負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 を形成
する。ゲート電極７（ワード線ＷＬ）およびゲート電極
８は多結晶シリコン膜で構成し、キャップ絶縁膜は酸化
シリコン膜１２で構成する。ゲート電極７（ワード線Ｗ
Ｌ）およびゲート電極８のそれぞれの側壁のサイドウォ
ールスペーサ１１は、酸化シリコン膜をエッチングして
形成する。
【０１０６】次に、図８５および図８６に示すように、
前記実施の形態３の製造方法に従い、転送用ＭＩＳＦＥ
ＴＱｔ1,Ｑｔ2 のゲート電極７（ワード線ＷＬ）、駆動
用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 （負荷用ＭＩＳＦＥＴＱｐ
1,Ｑｐ2 ）のゲート電極８、８、転送用ＭＩＳＦＥＴＱ
ｔ1,Ｑｔ2 および駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のそ
れぞれのｎ型半導体領域５、５（ソース領域、ドレイン
領域）、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のそれぞれの
ｐ型半導体領域９、９（ソース領域、ドレイン領域）の
それぞれの表面にシート抵抗を低減する目的でＴｉシリ
サイド層１０を形成する。
【０１０７】次に、図８７および図８８に示すように、
半導体基板１上にＣＶＤ法で堆積した膜厚５０nm程度の
薄い窒化シリコン膜１３をエッチングして駆動用ＭＩＳ
ＦＥＴＱｄ2 （負荷用ＭＩＳＦＥＴＱｐ2 ）のゲート電
極８の上部に接続孔１４を形成し、駆動用ＭＩＳＦＥＴ
Ｑｄ1 のｎ型半導体領域５（ドレイン領域）の上部に接
続孔４０を形成し、負荷用ＭＩＳＦＥＴＱｐ1 のｐ型半
導体領域９（ドレイン領域）の上部に接続孔４１を形成
した後、窒化シリコン膜１３の上部にスパッタリング法
またはＣＶＤ法で堆積した膜厚１００nm程度のＴｉＮ膜
をパターニングして局所配線Ｌ1 を形成する。局所配線
Ｌ1 は、メモリセルを構成する６個のＭＩＳＦＥＴを覆
うように広い面積で形成する。局所配線Ｌ1 は、接続孔
１４を通じて駆動用ＭＩＳＦＥＴＱｄ2 （負荷用ＭＩＳ
ＦＥＴＱｐ2 ）のゲート電極８と接続され、接続孔４０
を通じて駆動用ＭＩＳＦＥＴＱｄ1 のｎ型半導体領域５
（ドレイン領域）と接続され、接続孔４１を通じて負荷
用ＭＩＳＦＥＴＱｐ1 のｐ型半導体領域９（ドレイン領
域）に接続される。
【０１０８】次に、図８９および図９０に示すように、
半導体基板１上にＣＶＤ法で堆積した膜厚３０nm程度の
薄い窒化シリコン膜４２をエッチングして駆動用ＭＩＳ
ＦＥＴＱｄ1 （負荷用ＭＩＳＦＥＴＱｐ1 ）のゲート電
極８の上部に接続孔１８を形成し、駆動用ＭＩＳＦＥＴ
Ｑｄ2 のｎ型半導体領域５（ドレイン領域）の上部に接
続孔１９を形成し、負荷用ＭＩＳＦＥＴＱｐ2 のｐ型半
導体領域９（ドレイン領域）の上部に接続孔２０を形成
した後、窒化シリコン膜４２の上部にＴｉＮ膜からなる
局所配線Ｌ2 を形成する。局所配線Ｌ2 は、接続孔１８
を通じて駆動用ＭＩＳＦＥＴＱｄ1 （負荷用ＭＩＳＦＥ
ＴＱｐ1 ）のゲート電極８と接続され、接続孔１９を通
じて駆動用ＭＩＳＦＥＴＱｄ2 のｎ型半導体領域５（ド
レイン領域）と接続され、接続孔２０を通じて負荷用Ｍ
ＩＳＦＥＴＱｐ2 のｐ型半導体領域９（ドレイン領域）
に接続される。
【０１０９】局所配線Ｌ2 は、窒化シリコン膜４２の上
部にスパッタリング法またはＣＶＤ法で膜厚１００nm程
度のＴｉＮ膜を堆積し、次いでこのＴｉＮ膜上にＣＶＤ
法で膜厚１００nm程度の窒化シリコン膜４７を堆積した
後、フォトレジストをマスクにしたドライエッチングで
窒化シリコン膜４７およびＴｉＮ膜をパターニングして
形成する。局所配線Ｌ2 は、メモリセルを構成する６個
のＭＩＳＦＥＴを覆うように広い面積で形成し、接続孔
１８、１９、２０の開孔領域とその合わせ余裕領域とを
除いた領域において下層の局所配線Ｌ1 とほぼ完全に重
なるようにする。これにより、局所配線Ｌ1,Ｌ2 （一対
の電極）とそれらの間に介在する、局所配線Ｌ1,Ｌ2 よ
りも薄い膜厚の窒化シリコン膜４２（誘電体膜）とで容
量素子Ｃを形成し、しかもこの容量素子Ｃの電荷を大き
くすることができるので、蓄積ノードの電荷蓄積量を増
やしてメモリセルのα線ソフトエラー耐性を向上させる
ことができる。
【０１１０】次に、図９１に示すように、ゲート電極
８、下層の局所配線Ｌ1 および上層の局所配線Ｌ2 のそ
れぞれの側壁にサイドウォールスペーサ４８を形成す
る。また、同図には示さないゲート電極７（ワード線Ｗ
Ｌ）の側壁にもサイドウォールスペーサ４８を形成す
る。サイドウォールスペーサ４８は、窒化シリコン膜４
７の上部にＣＶＤ法で堆積した膜厚２００nm程度の窒化
シリコン膜をエッチングして形成する。
【０１１１】次に、図９２および図９３に示すように、
窒化シリコン膜４７の上部に膜厚４００nm程度のＰＳＧ
からなる層間絶縁膜４９をＣＶＤ法で堆積した後、フォ
トレジストをマスクにしたドライエッチングで層間絶縁
膜４９を開孔することにより、負荷用ＭＩＳＦＥＴＱｐ
1,Ｑｐ2 のｐ型半導体領域９、９（ソース領域）の上部
に接続孔５０、５０を形成し、駆動用ＭＩＳＦＥＴＱｄ
1,Ｑｄ2 のｎ型半導体領域５、５（ソース領域）の上部
に接続孔５１、５１を形成し、転送用ＭＩＳＦＥＴＱｔ
1,Ｑｔ2 のｎ型半導体領域５、５（ドレイン領域））の
上部に接続孔５２、５２を形成する。このとき、窒化シ
リコン膜からなるサイドウォールスペーサ４８がエッチ
ングストッパとなるため、接続孔５０、５１の側壁にゲ
ート電極８が露出したり、接続孔５２の側壁にゲート電
極７（ワード線ＷＬ）が露出したりすることはない。ま
た、接続孔５０、５１、５２の側壁に下層の局所配線Ｌ
1が露出したり、上層の局所配線Ｌ2 が露出したりする
こともない。
【０１１２】つまり、一対の局所配線Ｌ1,Ｌ2 を異なる
導電層に配置するＳＲＡＭに対して本実施の形態の製造
方法を用いる場合には、接続孔５０、５１、５２と上層
の局所配線Ｌ2 との合わせ余裕、接続孔５０、５１、５
２と下層の局所配線Ｌ1 との合わせ余裕、および接続孔
５０、５１、５２とゲート電極７（ワード線ＷＬ）、ゲ
ート電極８との合わせ余裕を考慮する必要がない。これ
により、これらの合わせ余裕に相当する分、接続孔５
０、５１、５２を上層の局所配線Ｌ2 、下層の局所配線
Ｌ1 およびゲート電極７（ワード線ＷＬ）、ゲート電極
８に近接させてレイアウトすることができるので、メモ
リセルの占有面積を縮小することができる。層間絶縁膜
４９をエッチングする際にサイドウォールスペーサ４８
をエッチングストッパとして機能させるためには、サイ
ドウォールスペーサ４８を構成する窒化シリコン膜の膜
厚を、上記したフォトレジストマスクの合わせ余裕より
も大きくする。
【０１１３】本実施の形態ではゲート電極７（ワード線
ＷＬ）、ゲート電極８、下層の局所配線Ｌ1 、上層の局
所配線Ｌ2 のそれぞれの側壁にあらかじめ窒化シリコン
のサイドウォールスペーサ４８を形成した後、層間絶縁
膜４９に接続孔５０、５１、５２を形成するが、前記実
施の形態４のように、上層の局所配線Ｌ2 を覆う窒化シ
リコン膜４７の上部に窒化シリコン膜と層間絶縁膜４９
とを堆積し、層間絶縁膜４９を開孔して接続孔５０、５
１、５２を形成する際にサイドウォールスペーサを形成
するようにしてもよい。
【０１１４】次に、図９４および図９５に示すように、
前記実施の形態３の製造方法に従い層間絶縁膜４９の上
部に電源電圧線２２、基準電圧線２３および中間配線５
４を形成した後、図９６および図９７に示すように、電
源電圧線２２、基準電圧線２３および中間配線５４の上
部に層間絶縁膜２６を堆積し、次いで中間配線５４の上
部の層間絶縁膜２６を開孔して接続孔５５を形成した
後、層間絶縁膜２６の上部にデータ線ＤＬ、／ＤＬを形
成する。
【０１１５】本実施の形態によれば、一対の局所配線Ｌ
1,Ｌ2 を異なる導電層に形成し、局所配線Ｌ1,Ｌ2 同士
を重なり合うように配置することによりメモリセルの占
有面積を縮小することができ、かつ接続孔５０、５１、
５２と上層の局所配線Ｌ2 との合わせ余裕、接続孔５
０、５１、５２と下層の局所配線Ｌ1 との合わせ余裕、
および接続孔５０、５１、５２とゲート電極７（ワード
線ＷＬ）、ゲート電極８との合わせ余裕を不要とするこ
とにより、メモリセルの占有面積をさらに縮小すること
ができる。
【０１１６】本実施の形態によれば、上層の局所配線Ｌ
2 と下層の局所配線Ｌ1 とを広い面積で重なり合うよう
に配置し、これらの局所配線Ｌ1 、Ｌ2 とその間に介在
する薄い絶縁膜とで容量素子Ｃを構成することにより、
メモリセルのα線ソフトエラー耐性を向上させることが
できる。
【０１１７】以上、本発明者によってなされた発明を実
施の形態に基づいて具体的に説明したが、本発明は前記
実施の形態に限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまでもな
い。
【０１１８】局所配線を構成するメタル材料は、前記実
施の形態で例示したもの以外にも種々採用することが可
能であり、例えば下層の局所配線を第１層目のアルミニ
ウム系メタル（ＴｉＮ／Ａｌ／ＴｉＮ）で構成し、上層
の局所配線を第２層目のアルミニウム系メタルで構成し
てもよい。この場合、例えば電源電圧線および基準電圧
線は第３層目のアルミニウム系メタルで構成し、相補性
データ線は第４層目のアルミニウム系メタルで構成す
る。
【０１１９】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【０１２０】本発明のＳＲＡＭによれば、メモリセルの
フリップフロップ回路の入出力端子間を交差結合する一
対の局所配線を異なる導電層に形成することにより、一
対の局所配線を同一層の導電膜で形成する場合には必要
となる２本の局所配線を横に並べて配置するスペースが
不要となり、局所配線同士を部分的に重なり合うように
配置することが可能となるので、メモリセルの占有面積
を縮小することが可能となる。
【０１２１】本発明のＳＲＡＭによれば、上層の局所配
線を下層の局所配線と重なり合うように配置し、これら
の局所配線とこれらの間に介在する絶縁膜とで容量素子
を構成することにより、メモリセルの蓄積ノード容量を
増やすことができるので、メモリセルサイズの微細化や
動作電源電圧の低下に伴うα線ソフトエラー耐性の低下
を防ぐことができる。
【０１２２】本発明のＳＲＡＭによれば、メモリセルを
構成する駆動用ＭＩＳＦＥＴ、負荷用ＭＩＳＦＥＴおよ
び転送用ＭＩＳＦＥＴのそれぞれのソース、ドレイン領
域の表面に低抵抗材料である高融点金属シリサイド層を
形成したことにより、メモリセルの高速動作を実現する
ことができる。
【０１２３】本発明のＳＲＡＭによれば、駆動用ＭＩＳ
ＦＥＴおよび転送用ＭＩＳＦＥＴが形成される半導体基
板（ｐ型ウエル）の活性領域と、負荷用ＭＩＳＦＥＴが
形成される半導体基板（ｎ型ウエル）の活性領域とを半
導体基板に開孔した溝で分離したことにより、ＬＯＣＯ
Ｓ法で形成したフィールド絶縁膜で分離する場合に比べ
て素子分離領域の占有面積を小さくでき、メモリセルの
占有面積を縮小することができる。
【０１２４】本発明のＳＲＡＭの製造方法によれば、フ
ォトレジストをマスクにして層間絶縁膜に接続孔を形成
する際のマスク合わせ余裕を不要とすることができるの
で、メモリセルの占有面積を縮小することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１であるＳＲＡＭのメモリ
セル（約１個分）を示す平面図である。
【図２】図１のＡ−Ａ’線に沿ったメモリセルの断面図
である。
【図３】図１のＢ−Ｂ’線に沿ったメモリセルの断面図
である。
【図４】本発明の実施の形態１であるＳＲＡＭのメモリ
セル（約４個分）を示す平面図である。
【図５】本発明の実施の形態１であるＳＲＡＭのメモリ
セルの等価回路図である。
【図６】本発明の実施の形態１であるＳＲＡＭのメモリ
セルの製造方法を示す平面図である。
【図７】本発明の実施の形態１であるＳＲＡＭのメモリ
セルの製造方法を示す断面図である。
【図８】本発明の実施の形態１であるＳＲＡＭのメモリ
セルの製造方法を示す断面図である。
【図９】本発明の実施の形態１であるＳＲＡＭのメモリ
セルの製造方法を示す平面図である。
【図１０】本発明の実施の形態１であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図１１】本発明の実施の形態１であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図１２】本発明の実施の形態１であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
【図１３】本発明の実施の形態１であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図１４】本発明の実施の形態１であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
【図１５】本発明の実施の形態１であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図１６】本発明の実施の形態１であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図１７】本発明の実施の形態１であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
【図１８】本発明の実施の形態１であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図１９】本発明の実施の形態１であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
【図２０】本発明の実施の形態１であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図２１】本発明の実施の形態１であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
【図２２】本発明の実施の形態１であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図２３】本発明の実施の形態１であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
【図２４】本発明の実施の形態１であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図２５】本発明の実施の形態１であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
【図２６】本発明の実施の形態１であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図２７】本発明の実施の形態１であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
【図２８】本発明の実施の形態１であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図２９】本発明の実施の形態１であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図３０】本発明の実施の形態１であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
【図３１】本発明の実施の形態１であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図３２】本発明の実施の形態１であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図３３】本発明の実施の形態２であるＳＲＡＭのメモ
リセルを示す平面図である。
【図３４】図３３のＡ−Ａ’線に沿ったメモリセルの断
面図である。
【図３５】図３３のＢ−Ｂ’線に沿ったメモリセルの断
面図である。
【図３６】本発明の実施の形態２であるＳＲＡＭのメモ
リセルの等価回路図である。
【図３７】本発明の実施の形態２であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
【図３８】本発明の実施の形態２であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図３９】本発明の実施の形態２であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
【図４０】本発明の実施の形態２であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図４１】本発明の実施の形態２であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
【図４２】本発明の実施の形態２であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図４３】本発明の実施の形態２であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
【図４４】本発明の実施の形態２であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図４５】本発明の実施の形態２であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
【図４６】本発明の実施の形態２であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図４７】本発明の実施の形態２であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
【図４８】本発明の実施の形態２であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図４９】本発明の実施の形態３であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
【図５０】本発明の実施の形態３であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図５１】本発明の実施の形態３であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
【図５２】本発明の実施の形態３であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図５３】本発明の実施の形態３であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
【図５４】本発明の実施の形態３であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図５５】本発明の実施の形態３であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
【図５６】本発明の実施の形態３であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図５７】本発明の実施の形態３であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図５８】本発明の実施の形態３であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図５９】本発明の実施の形態３であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
【図６０】本発明の実施の形態３であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図６１】本発明の実施の形態３であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
【図６２】本発明の実施の形態３であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図６３】本発明の実施の形態３であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
【図６４】本発明の実施の形態３であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図６５】本発明の実施の形態４であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
【図６６】本発明の実施の形態４であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図６７】本発明の実施の形態４であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
【図６８】本発明の実施の形態４であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図６９】本発明の実施の形態４であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
【図７０】本発明の実施の形態４であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図７１】本発明の実施の形態４であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
【図７２】本発明の実施の形態４であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図７３】本発明の実施の形態４であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
【図７４】本発明の実施の形態４であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図７５】本発明の実施の形態４であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図７６】本発明の実施の形態４であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
【図７７】本発明の実施の形態４であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図７８】本発明の実施の形態４であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図７９】本発明の実施の形態４であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
【図８０】本発明の実施の形態４であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図８１】本発明の実施の形態４であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
【図８２】本発明の実施の形態４であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図８３】本発明の実施の形態５であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
【図８４】本発明の実施の形態５であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図８５】本発明の実施の形態５であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
【図８６】本発明の実施の形態５であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図８７】本発明の実施の形態５であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
【図８８】本発明の実施の形態５であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図８９】本発明の実施の形態５であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
【図９０】本発明の実施の形態５であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図９１】本発明の実施の形態５であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図９２】本発明の実施の形態５であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
【図９３】本発明の実施の形態５であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図９４】本発明の実施の形態５であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
【図９５】本発明の実施の形態５であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【図９６】本発明の実施の形態５であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
【図９７】本発明の実施の形態５であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
【符号の説明】
１ 半導体基板 ２ 素子分離溝 ３ ｐ型ウエル ４ ｎ型ウエル ５ ｎ型半導体領域（ソース領域、ドレイン領域） ６ ゲート酸化膜 ７ ゲート電極 ８ ゲート電極 ９ ｐ型半導体領域（ソース領域、ドレイン領域） １０ Ｔｉシリサイド層 １１ サイドウォールスペーサ １２ 酸化シリコン膜 １３ 窒化シリコン膜 １４ 接続孔 １５ 接続孔 １６ 接続孔 １７ 層間絶縁膜 １８ 接続孔 １９ 接続孔 ２０ 接続孔 ２１ 層間絶縁膜 ２２ 電源電圧線 ２３ 基準電圧線 ２４ 接続孔 ２５ 接続孔 ２６ 層間絶縁膜 ２７ 接続孔 ２８ フィールド酸化膜 ２９ プラグ ３０ 溝 ３１ 酸化シリコン膜 ３２ 窒化シリコン膜 ３３ ｎ型多結晶シリコン膜 ３４ Ｗシリサイド膜 ３５ Ｔｉ膜 ３６ 酸化シリコン膜 ３７ プラグ ４０ 接続孔 ４１ 接続孔 ４２ 窒化シリコン膜 ４３ 接続孔 ４４ 接続孔 ４５ 接続孔 ４６ 接続孔 ４７ 窒化シリコン膜 ４８ サイドウォールスペーサ ４９ 層間絶縁膜 ５０ 接続孔 ５１ 接続孔 ５２ 接続孔 ５３ 窒化シリコン膜 ５４ 中間配線 ５５ 接続孔 ５６ 窒化シリコン膜 ５７ 接続孔 ５８ 接続孔 ５９ 窒化シリコン膜 ＡＲ 活性領域 Ｃ 容量素子 Ｃ’容量素子 ＤＬ，／ＤＬ データ線 Ｌ1,Ｌ2 局所配線 Ｑｄ1,Ｑｄ2 駆動用ＭＩＳＦＥＴ Ｑｐ1,Ｑｐ2 負荷用ＭＩＳＦＥＴ Ｑｔ1,Ｑｔ2 転送用ＭＩＳＦＥＴ ＷＬ ワード線

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 一対の駆動用ＭＩＳＦＥＴおよび一対の
    負荷用ＭＩＳＦＥＴからなるフリップフロップ回路と一
    対の転送用ＭＩＳＦＥＴとでメモリセルを構成したＳＲ
    ＡＭを有する半導体集積回路装置であって、半導体基板
    の主面上に形成した第１導電膜で前記駆動用ＭＩＳＦＥ
    Ｔ、負荷用ＭＩＳＦＥＴおよび転送用ＭＩＳＦＥＴのそ
    れぞれのゲート電極を構成し、前記第１導電膜の上部に
    形成した第２導電膜で前記フリップフロップ回路の一対
    の入出力端子間を交差結合する局所配線の一方を構成
    し、前記第２導電膜の上部に形成した第３導電膜で前記
    局所配線の他方を構成したことを特徴とする半導体集積
    回路装置。
  2. 【請求項２】 請求項１記載の半導体集積回路装置であ
    って、前記局所配線の一方と前記局所配線の他方とを少
    なくとも互いの一部が上下に重なるように配置し、前記
    局所配線の一方と前記局所配線の他方とそれらの間に介
    在する絶縁膜とで容量素子を構成したことを特徴とする
    半導体集積回路装置。
  3. 【請求項３】 請求項２記載の半導体集積回路装置であ
    って、前記局所配線の一方と前記局所配線の他方とは、
    前記局所配線の他方と前記フリップフロップ回路を構成
    するＭＩＳＦＥＴとを接続する接続孔の開孔領域とその
    合わせ余裕領域とを除いた領域において互いに重なり合
    っていることを特徴とする半導体集積回路装置。
  4. 【請求項４】 請求項２記載の半導体集積回路装置であ
    って、前記局所配線の一方と前記局所配線の他方との間
    に介在する前記絶縁膜は、窒化シリコン膜または五酸化
    タンタル膜であることを特徴とする半導体集積回路装
    置。
  5. 【請求項５】 請求項１、２、３または４記載の半導体
    集積回路装置であって、前記第２導電膜および前記第３
    導電膜のそれぞれをメタル材料で構成したことを特徴と
    する半導体集積回路装置。
  6. 【請求項６】 請求項５記載の半導体集積回路装置であ
    って、前記第２導電膜および前記第３導電膜のうち、少
    なくとも前記第２導電膜を高融点金属または高融点金属
    化合物で構成したことを特徴とする半導体集積回路装
    置。
  7. 【請求項７】 請求項５記載の半導体集積回路装置であ
    って、前記第２導電膜および前記第３導電膜のうち、少
    なくとも前記第３導電膜をアルミニウムを主成分とする
    メタル材料で構成したことを特徴とする半導体集積回路
    装置。
  8. 【請求項８】 請求項１〜７のいずれか１項に記載の半
    導体集積回路装置であって、前記一対の駆動用ＭＩＳＦ
    ＥＴ、前記一対の負荷用ＭＩＳＦＥＴおよび前記一対の
    転送用ＭＩＳＦＥＴのそれぞれのソース領域、ドレイン
    領域の表面に高融点金属シリサイド層を形成したことを
    特徴とする半導体集積回路装置。
  9. 【請求項９】 請求項１〜７のいずれか１項に記載の半
    導体集積回路装置であって、前記一対の駆動用ＭＩＳＦ
    ＥＴ、前記一対の負荷用ＭＩＳＦＥＴおよび前記一対の
    転送用ＭＩＳＦＥＴのそれぞれのゲート電極、ソース領
    域およびドレイン領域の表面に高融点金属シリサイド層
    を形成したことを特徴とする半導体集積回路装置。
  10. 【請求項１０】 請求項１〜９のいずれか１項に記載の
    半導体集積回路装置であって、前記第３導電膜の上部に
    形成した第４導電膜で前記一対の駆動用ＭＩＳＦＥＴの
    それぞれのソース領域に接続される基準電圧線および前
    記一対の負荷用ＭＩＳＦＥＴのそれぞれのソース領域に
    接続される電源電圧線を構成し、前記第４導電膜の上部
    に形成した第５導電膜で前記一対の転送用ＭＩＳＦＥＴ
    のそれぞれのドレイン領域に接続されるデータ線を構成
    したことを特徴とする半導体集積回路装置。
  11. 【請求項１１】 請求項１〜１０のいずれか１項に記載
    の半導体集積回路装置であって、前記一対の駆動用ＭＩ
    ＳＦＥＴおよび前記一対の転送用ＭＩＳＦＥＴが形成さ
    れる半導体基板の第１導電型活性領域と、前記一対の負
    荷用ＭＩＳＦＥＴが形成される半導体基板の第２導電型
    活性領域とを、前記半導体基板に開孔した溝によって分
    離したことを特徴とする半導体集積回路装置。
  12. 【請求項１２】 請求項２記載の半導体集積回路装置で
    あって、前記局所配線の一方と前記局所配線の他方と
    を、前記一対の駆動用ＭＩＳＦＥＴのゲート電極とドレ
    イン領域、前記一対の負荷用ＭＩＳＦＥＴのゲート電極
    とドレイン領域および前記一対の転送用ＭＩＳＦＥＴの
    ゲート電極のそれぞれの上部に形成したことを特徴とす
    る半導体集積回路装置。
  13. 【請求項１３】 一対の駆動用ＭＩＳＦＥＴおよび一対
    の負荷用ＭＩＳＦＥＴからなるフリップフロップ回路と
    一対の転送用ＭＩＳＦＥＴとでメモリセルを構成したＳ
    ＲＡＭを有する半導体集積回路装置の製造方法であっ
    て、（ａ）主面上に前記駆動用ＭＩＳＦＥＴ、前記負荷
    用ＭＩＳＦＥＴおよび前記転送用ＭＩＳＦＥＴのそれぞ
    れのゲート電極を形成した半導体基板を用意する工程、
    （ｂ）前記フリップフロップ回路の一対の入出力端子間
    を交差結合する一対の局所配線の一方を前記ゲート電極
    の上部に形成する工程、（ｃ）前記局所配線の一方の上
    部に前記一対の局所配線の他方を形成する工程、を含む
    ことを特徴とする半導体集積回路装置の製造方法。
  14. 【請求項１４】 一対の駆動用ＭＩＳＦＥＴおよび一対
    の負荷用ＭＩＳＦＥＴからなるフリップフロップ回路と
    一対の転送用ＭＩＳＦＥＴとでメモリセルを構成したＳ
    ＲＡＭを有する半導体集積回路装置の製造方法であっ
    て、（ａ）主面上に前記駆動用ＭＩＳＦＥＴ、前記負荷
    用ＭＩＳＦＥＴおよび前記転送用ＭＩＳＦＥＴのそれぞ
    れのゲート電極を形成した半導体基板を用意する工程、
    （ｂ）前記フリップフロップ回路の一対の入出力端子間
    を交差結合する一対の局所配線の少なくとも一方を前記
    ゲート電極の上部に形成する工程、（ｃ）前記局所配線
    の少なくとも一方の上部に堆積した第１絶縁膜をエッチ
    ングして、前記ゲート電極、前記局所配線の少なくとも
    一方のそれぞれの側壁にサイドウォールスペーサを形成
    する工程、（ｄ）前記サイドウォールスペーサが形成さ
    れた前記局所配線の少なくとも一方の上部に前記第１絶
    縁膜とはエッチング速度が異なる第２絶縁膜を堆積し、
    前記第２絶縁膜をエッチングして前記駆動用ＭＩＳＦＥ
    Ｔまたは前記負荷用ＭＩＳＦＥＴのソース領域に達する
    接続孔を形成する工程、を含むことを特徴とする半導体
    集積回路装置の製造方法。
  15. 【請求項１５】 一対の駆動用ＭＩＳＦＥＴおよび一対
    の負荷用ＭＩＳＦＥＴからなるフリップフロップ回路と
    一対の転送用ＭＩＳＦＥＴとでメモリセルを構成したＳ
    ＲＡＭを有する半導体集積回路装置の製造方法であっ
    て、（ａ）主面上に前記駆動用ＭＩＳＦＥＴ、前記負荷
    用ＭＩＳＦＥＴおよび前記転送用ＭＩＳＦＥＴのそれぞ
    れのゲート電極を形成した半導体基板を用意する工程、
    （ｂ）前記フリップフロップ回路の一対の入出力端子間
    を交差結合する一対の局所配線の少なくとも一方を前記
    ゲート電極の上部に形成する工程、（ｃ）前記局所配線
    の少なくとも一方の上部に第１絶縁膜を堆積した後、前
    記第１絶縁膜の上部に前記第１絶縁膜とはエッチング速
    度が異なる第２絶縁膜を堆積し、前記第２絶縁膜および
    前記第１絶縁膜をエッチングして前記駆動用ＭＩＳＦＥ
    Ｔまたは前記負荷用ＭＩＳＦＥＴのソース領域に達する
    接続孔を形成すると共に、前記ゲート電極および前記局
    所配線の少なくとも一方のそれぞれの側壁に前記第１絶
    縁膜からなるサイドウォールスペーサを形成する工程、
    を含むことを特徴とする半導体集積回路装置の製造方
    法。
  16. 【請求項１６】 請求項１４または１５記載の半導体集
    積回路装置の製造方法であって、前記第１絶縁膜は、前
    記ゲート電極と前記接続孔との合わせ余裕および前記局
    所配線の少なくとも一方と前記接続孔との合わせ余裕よ
    りも大きい膜厚で堆積することを特徴とする半導体集積
    回路装置の製造方法。
  17. 【請求項１７】 請求項１４、１５または１６記載の半
    導体集積回路装置の製造方法であって、前記ゲート電極
    の上部に堆積した前記第２導電膜をパターニングして前
    記一対の局所配線の少なくとも一方を形成する工程に先
    立ち、前記ゲート電極と前記局所配線の少なくとも一方
    との間に介在する絶縁膜をエッチングして、前記局所配
    線の少なくとも一方に接続される領域の前記ゲート電極
    を露出させることを特徴とする半導体集積回路装置の製
    造方法。
  18. 【請求項１８】 請求項１４、１５、１６または１７記
    載の半導体集積回路装置の製造方法であって、前記ゲー
    ト電極と前記局所配線の少なくとも一方とを少なくとも
    互いの一部が上下に重なるように配置し、前記ゲート電
    極と前記局所配線の少なくとも一方とそれらの間に介在
    する絶縁膜とで容量素子を構成することを特徴とする半
    導体集積回路装置の製造方法。
  19. 【請求項１９】 請求項１４〜１８のいずれか１項に記
    載の半導体集積回路装置の製造方法であって、前記局所
    配線の少なくとも一方の上部に、エッチング速度が前記
    第１絶縁膜とほぼ同じ材料で構成される第３絶縁膜を堆
    積し、前記第３絶縁膜の上部に前記第１絶縁膜を堆積す
    ることを特徴とする半導体集積回路装置の製造方法。
  20. 【請求項２０】 請求項１４〜１９のいずれか１項に記
    載の半導体集積回路装置の製造方法であって、前記ゲー
    ト電極の上部に、前記駆動用ＭＩＳＦＥＴ、前記負荷用
    ＭＩＳＦＥＴおよび前記転送用ＭＩＳＦＥＴを覆うよう
    に、エッチング速度が前記第１絶縁膜とほぼ同じ絶縁材
    料で構成される第４絶縁膜を堆積し、前記第４絶縁膜の
    上部に前記局所配線の少なくとも一方を形成することを
    特徴とする半導体集積回路装置の製造方法。
  21. 【請求項２１】 一対の駆動用ＭＩＳＦＥＴおよび一対
    の負荷用ＭＩＳＦＥＴからなるフリップフロップ回路と
    一対の転送用ＭＩＳＦＥＴとでメモリセルを構成したＳ
    ＲＡＭを有する半導体集積回路装置の製造方法であっ
    て、（ａ）主面上に前記駆動用ＭＩＳＦＥＴ、前記負荷
    用ＭＩＳＦＥＴおよび前記転送用ＭＩＳＦＥＴのそれぞ
    れのゲート電極を形成した半導体基板を用意する工程、
    （ｂ）前記フリップフロップ回路の一対の入出力端子間
    を交差結合する一対の局所配線の一方を前記ゲート電極
    の上部に形成する工程、（ｃ）前記局所配線の一方の上
    部に堆積した第３導電膜をパターニングして、前記一対
    の局所配線の他方を形成する工程、（ｄ）前記局所配線
    の他方の上部に堆積した第１絶縁膜をエッチングして、
    前記ゲート電極、前記局所配線の一方および前記局所配
    線の他方のそれぞれの側壁にサイドウォールスペーサを
    形成する工程、（ｅ）前記サイドウォールスペーサが形
    成された前記他方の局所配線の上部に前記第１絶縁膜と
    はエッチング速度が異なる第２絶縁膜を堆積し、前記第
    ２絶縁膜をエッチングして前記駆動用ＭＩＳＦＥＴまた
    は前記負荷用ＭＩＳＦＥＴのソース領域に達する接続孔
    を形成する工程、を含むことを特徴とする半導体集積回
    路装置の製造方法。
  22. 【請求項２２】 一対の駆動用ＭＩＳＦＥＴおよび一対
    の負荷用ＭＩＳＦＥＴからなるフリップフロップ回路と
    一対の転送用ＭＩＳＦＥＴとでメモリセルを構成したＳ
    ＲＡＭを有する半導体集積回路装置の製造方法であっ
    て、（ａ）主面上に前記駆動用ＭＩＳＦＥＴ、前記負荷
    用ＭＩＳＦＥＴおよび前記転送用ＭＩＳＦＥＴのそれぞ
    れのゲート電極を形成した半導体基板を用意する工程、
    （ｂ）前記フリップフロップ回路の一対の入出力端子間
    を交差結合する一対の局所配線の一方を前記ゲート電極
    の上部に形成する工程、（ｃ）前記局所配線の一方の上
    部に堆積した第３導電膜をパターニングして、前記一対
    の局所配線の他方を形成する工程、（ｄ）前記局所配線
    の他方の上部に第１絶縁膜を堆積した後、前記第１絶縁
    膜の上部に前記第１絶縁膜とはエッチング速度が異なる
    第２絶縁膜を堆積し、前記第２絶縁膜および前記第１絶
    縁膜をエッチングして前記駆動用ＭＩＳＦＥＴまたは前
    記負荷用ＭＩＳＦＥＴのソース領域に達する接続孔を形
    成すると共に、前記ゲート電極、前記局所配線の一方お
    よび前記局所配線の他方のそれぞれの側壁に前記第１絶
    縁膜からなるサイドウォールスペーサを形成する工程、
    を含むことを特徴とする半導体集積回路装置の製造方
    法。
  23. 【請求項２３】 請求項２１または２２記載の半導体集
    積回路装置の製造方法であって、前記第１絶縁膜は、前
    記ゲート電極と前記接続孔との合わせ余裕、前記局所配
    線の一方と前記接続孔との合わせ余裕および前記局所配
    線の他方と前記接続孔との合わせ余裕よりも大きい膜厚
    で堆積することを特徴とする半導体集積回路装置の製造
    方法。
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