JPH04353778A - 多重チップ・モジュール・ベース - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は電子部品の試験、更に
具体的に云えば、１つの基板上に１つより多くのチップ
を持つモジュールの試験に関する。

【０００２】

【従来の技術及び課題】多重チップ・モジュールは何れ
も１個の基板に接続された２つ又は更に多くの集積回路
、キャパシタ、抵抗又はその他の同様な装置の集成体で
ある。チップが相互接続されて、モジュールのシステム
としての機能を構成する。モジュール上のチップは、ト
ランジスタ又はダイオードの様な単純な装置であっても
よいし、或いは中規模又は大規模集積回路であってもよ
い。

【０００３】多重チップ・モジュールは、寸法の小さい
こと、信号通路の長さが短かいこと並びに便利であるこ
とと云う様な多くの利点があるが、それらは試験が難か
しい。チップの間のピン間隔が詰っていて、０．０１０
インチ程度又はそれ未満であることがしばしばある。更
にチップはモジュールの面の上に不規則に配置されるこ
とがある。その結果、モジュールから試験装置へのピン
接続は、接点の数が多数であること、形状が細かいこと
、並びに接点の配置が不規則であることの為に困難であ
る。チップを取付ける前に基板の接続を試験することは
、ピン取付け場所が詰っていて不規則である為に困難で
ある。更にチップをモジュールに組込んだ後、各々のチ
ップに対する余分の試験パッドがモジュールに設けられ
ていなければ、個々のチップに対する試験ベクトルをロ
ードするのが困難である。簡単に云えば、印刷配線板の
部品を試験する「釘床」方式は多重チップ・モジュール
に対しては実用的ではない。

【０００４】多重チップ・モジュールの「端から端まで
」の機能試験を利用することができるが、こう云う種類
の試験は、モジュール内部に故障があった場合、それを
隔離することは請負えない。多重チップ・モジュール内
部の故障を隔離する為に幾つかの方式が使われてきた。 １つの方式は、境界走査試験装置の様な追加の試験部品
をモジュールに配置することにより、個々のチップを試
験することである。然し、この方式は、密度が高くてこ
じんまりした装置を提供すると云う多重チップ・モジュ
ールの目的に反する。別の方式は、チップに組込み試験
の特徴を設けることにより、チップを試験することであ
る。然し、全てのチップがこう云う特徴を持つと期待す
ることはできない。モジュール上の各々のチップとその
間の相互接続部とモジュール全体とを試験する方法に対
する要望がある。

【０００５】

【課題を解決するための手段及び作用】この発明の一面
は、導電通路の相互接続システムを用いて、その上で多
数のチップを接続することができる様な多重チップ・モ
ジュールに対するベースである。半導体材料で構成され
た基板に多数の境界走査セルが埋設される。走査セル・
コネクタも基板内に埋設され、走査セル同士を接続する
為に使われる。更に、走査セル入力及び出力コネクタが
走査セルをチップに又は相互接続システムの点に接続す
る。こうすることにより、モジュールは、個々のチップ
又は相互接続システムの区分に関連した走査通路によっ
て区切られる。その後、こう云う区画を境界走査方式に
従って試験することができる。

【０００６】この発明の技術的な利点は、チップを付け
加える前の基板の相互接続部、並びに個々のチップと組
立て後のシステム全体の機能を試験することができるこ
とである。多重チップ・モジュールに境界走査区画を取
入れることにより、相互接続部、チップ及びチップの集
積部の構造的な試験手順が得られる。チップの組立ての
３段階、即ち相互接続部の製造、チップの取付け又は全
体的な組立てのどの１つの間でも、誤りを検出すること
ができ、この為、後になってからではなく、不良である
段階で不良モジュールの設計のし直しができる。

【０００７】他の利点は、必要な試験ピンが僅か４個に
減少することである。チップ・ベース内の走査セルの間
の接続はマスクでプログラム可能にすることができ、こ
の為、各々の特定の多重チップ・モジュールの形式に対
し、注文製のチップ・ベースの必要がない。

【０００８】

【実施例】図１はこの発明による境界走査セル１１を持
つ多重チップ・モジュールの断面図である。モジュール
１０の「機能素子」が相互接続システム１２及びチップ
１５を含むが、これは走査セル１１の様な「試験素子」
と区別される。相互接続システム１２がチップ・ベース
１３の表面にある。多数のチップ１５が相互接続システ
ム１２の予定の点に取付けられる。チップ１５及び相互
接続システム１２の間の接続が、ワイヤ・ボンディング
、テープ式自動ボンディング・リード、又はフリップ・
チップ盛上げ相互接続の様な公知の手段によって行なわ
れる。

【０００９】誘電体層１７ａ，１７ｂが相互接続システ
ム１２の通路の間を絶縁する。図１は２つの誘電体層１
７ａ，１７ｂと、それに関連する相互接続システム１２
の層及び走査セル１１の層を示しているが、相互接続及
び誘電体の追加の層を用いてもよい。

【００１０】相互接続システム１２は、チップ１５を互
いに並びに走査セル１１に電気的に接続する配送通路の
回路網である。モジュール１０の入力及び出力ピン１６
も相互接続システム１２に接続される。相互接続システ
ム１２は、写真製版手段を用いて、誘電体層１７ａ，１
７ｂの上に導電信号通路を製造すること等の公知の手段
によって作ることができる。

【００１１】チップ・ベース１３は、その中に多数の境
界走査セル１１が埋設されている点で、典型的なチップ
基板と異なる。境界走査セル１１はＩＥＥＥ　　１１４
９．１基準として知られている境界走査インターフェー
ス基準に従っている。この基準は、機能的な論理回路の
或る区分の周辺に区画用の走査リングを形成して、走査
動作を介して論理回路を制御及び観察することができる
様にする試験方法の設計を具体化したものである。典型
的には、この様に走査リングで区切られた論理回路は、
印刷配線板上の装置である。

【００１２】走査セル１１は、Ｖｃｃ及びＧｎｄピンを
除いて、チップ１５のピンに１つずつ付設された走査可
能なレジスタである。モジュール１０の普通の、即ち試
験ではない動作の間、走査セルは透明である。然し、試
験モードでは、走査セル１１はユーザがピンのデータを
制御及び観測することができる様にする。各々の走査セ
ル１１は、走査セル１１をチップ１５の選ばれた点又は
相互接続システム１２の点に接続する為の入力コネクタ
１１ａ及び出力コネクタ１１ｂを持っている。

【００１３】機能的にも構造的にも、各々の走査セル１
１が１１４９．１基準に従っている。従って、走査セル
１１は、機能の点では単純な制御能力／観察能力のセル
から、組込み自己試験用に使われる更に複雑なセルまで
の範囲に及ぶ多数の異なる形式を持つことができる。然
し、全ての走査セル１１は、同時に、或る節を制御及び
観測する能力を有する。最も簡単な形は、少なくとも１
つのラッチを持ち、更に典型的には、２つのラッチ及び
２つのマルチプレクサを有する。後者の機能の一例とし
て、２つのマルチプレクサが試験データと通常のデータ
の間の選択をする。第１のラッチがデータ線の状態を捕
捉し、その間それが前に保持していたデータを第２のラ
ッチにロードする。

【００１４】図２Ａは走査セル１１の典型的なプロセス
・レベルを示す。走査セル１１が、多数の周知の方式の
任意の１つにより、チップ・ベース１３内に作られる。 図２Ａの層は、標準的なＣＭＯＳ製造プロセスの典型で
あり、トランジスタ素子の数は例として示すに過ぎない
。

【００１５】ポリシリコン素子２１はトランジスタのゲ
ートとして並びに相互接続素子として使われる。不活性
化層２３が、能動装置を外部の状態から隔離することに
より、電気的な安定性をもたせる。酸化物／誘電体材料
の層２４が、走査セル１１の能動領域の間の接続通路の
土台になる。基板２５はシリコン又はその他の半導体材
料で作られ、図２Ａの実施例では、Ｐ形材料である。Ｐ
形領域２６及びＮ形領域２７が基板１５に埋設され、Ｎ
形タンク２８がＰ形領域を取囲んでいる。この為、Ｎ形
トランジスタが直接的にＰ形基板２５の上に形成され、
Ｐ形トランジスタがＮ形タンク２８内に形成される。セ
ル接続通路２９がＰ形領域２６をＮ形領域２７、及び入
力コネクタ１１ａ及び出力コネクタ１１ｂに接続する。

【００１６】図２Ｂは、図２Ａに示す製造方法で実現さ
れる様な典型的な走査セル１１のブロック図である。走
査セル１１は２つのマルチプレクサ３６ａ，３６ｂ、フ
リップフロップ３７、ラッチ３８及び２つのインバータ
３９ａ，３９ｂを有する。好ましい実施例では、フリッ
プフロップ３７及びラッチ３８はＤ形装置である。通常
データ入力（ＮＤＩ）線が試験用でないデータをマルチ
プレクサ３６ｂに伝え、このマルチプレクサが通常デー
タ出力（ＮＤＯ）線を選択する。マルチプレクサ３６ａ
に対する入力Ａ及びＢがマルチプレクサ選択入力であり
、これは試験データ入力（ＴＤＩ）、観測データ入力（
ＯＤＩ）、レジスタに入ったシフト・データ及びラッチ
された出力データを含む。ＴＣＫはフリップフロップ３
７に対するタイミング信号である。ＨＯＬＤＺはラッチ
３８に対するクロック信号である。ＬＱはラッチ・デー
タ出力であり、試験データ出力（ＴＤＯ）も同様である
。フリップフロップ３７がデータを捕捉し、ＴＤＩから
ＴＤＯへのシフト動作を実施する。ラッチ３８がＴＤＩ
データを受取り、それを通常のデータ通路へ駆動する。 フリップフロップ３７及びラッチ３８のこう云う機能が
、境界走査セルの基本的な２つの機能、即ち観測能力と
制御能力である。ＴＤＩ，ＴＤＯ及びＴＣＫ線は後で図
３について更に説明する。

【００１７】図３は、多重チップ・モジュールの一部分
のブロック図である。図３は、チップ１５及び走査セル
１１が、図１に示す様に、実際にはモジュール１０の異
なる層にあると云う意味で、「拡張」されている。好ま
しい実施例では、走査セル１１が走査セル・レジスタ・
バンク内に配置される。各々のバンク内にある走査セル
１１の数は、チップ１５の一辺にあるピンの数にとって
適切にする。適当に配置された走査セル１１を信号通路
の選ばれた出発点及び終点にばらまけば、相互接続シス
テム１２の区分が隔離されて試験される。

【００１８】図３は、走査セル１１の他に、境界走査基
準の重要な特徴として、４線式直列データ／制御バス３
１、試験アクセス・ポート（ＴＡＰ）制御装置３２、命
令レジスタ３３及びバイパス・レジスタ３４を示してい
る。バス３１が走査セル１１を互いに接続する。バス３
１の４本の線は、モジュール１０とチップ１５に対する
試験データと制御入力及び出力を供給する。試験データ
入力（ＴＤＩ）線を使って、１１４９．１論理回路に直
列データをロードする。試験データ出力（ＴＤＯ）線を
使って、１１４９．１論理回路から直列データをアンロ
ードする。他の２本の線は、ＴＡＰ制御装置３２に関連
して後で説明する。各々の走査セル１１は通常データ入
力（ＮＤＩ）及び通常データ出力（ＮＤＯ）線をも持ち
、これらが通常の動作中に使われる。

【００１９】走査セル１１がデージ・チェーンになって
、１つ又は更に多くの直列走査通路を形成する。１つの
走査セル１１のＴＤＯ線を次の走査セル１１のＴＤＩ線
に接続することにより、チップ１５又は相互接続システ
ム１２の或る区分に関連する多数の走査セル１１がリン
ク結合される。リンク結合された走査セル１１が、チッ
プ１５の間、並びに各々のチップ１５の境界の周りの相
互接続通路の両端に配置される。

【００２０】リンク結合された走査セル１１が、そのチ
ップ１５の区画又は相互接続システム１２の区分を作る
。こうして、相互接続システム１２の区分並びにチップ
１５に従って、モジュール１０が区切られ、各々の区画
は走査通路と関係を持つ。説明の便宜上、この様に区画
されたチップ１５又は相互接続システム１２の区分を「
区画」と呼ぶ。

【００２１】区画を試験する為、その区画の１次ＴＤＩ
線に試験データを入力し、１次ＴＤＯ線からデータを読
出す。モジュールを試験する為、試験しようとする全て
の区画がリンク結合されるまで、１つの区画の１次ＴＤ
Ｏ線を次の区画の１次ＴＤＩに接続する。モジュール１
０の各々の入力及び出力ピン１６も走査セル１１に接続
される。

【００２２】後で説明するが、走査セル１１の間の接続
は、チップ１５の特定の形式に合わせて特別に設計する
ことができる。この代りに、モジュール１０上のチップ
１５の特定の配置に対し、この接続は利用し得る接続の
アレイからマスクでプログラムすることができる。

【００２３】試験アクセス・ポート（ＴＡＰ）制御装置
３２が、境界走査プロトコルと走査セル１１の順番を制
御する。これは、１１４９．１試験論理制御信号を発生
する。好ましい実施例では、ＴＡＰ制御装置３２は１６
個の状態を持つ有限状態装置である。ＴＡＰ制御装置３
２に対する試験モード選択（ＴＭＳ）線が１１４９．１
命令の実行を制御する。試験クロック（ＴＣＫ）が、試
験メモリ論理回路のクロック動作に使われるクロック入
力線である。一連のＴＭＳの値がＴＡＰ制御装置３２を
その状態に亘って変えていく。

【００２４】命令レジスタ３３及びバイパス・レジスタ
３４も基板２５内に埋設されている。これらのレジスタ
は１１４９．１基準に合致している。命令レジスタ３３
が１１４９．１指令を記憶し、この指令が、特定の走査
通路をアクセスするのに必要なアドレス及び制御信号を
供給する。好ましい実施例では、命令レジスタ３３は、
区画された各々のチップ又は相互接続システム１２の区
分の１次ＴＤＩピン及びＴＤＯピンの間に並列の別個の
通路を持つ。これによって、ＴＡＰ制御装置３２が、他
の走査通路を乱すことなく、命令でもデータでも、選択
して、そのデータを１つの走査通路にシフトさせること
ができる。

【００２５】バイパス・レジスタ３４は、走査セル１１
のアクセスが必要ではない時、又は走査通路の長さを短
縮しようとする時に使われる。この為、バイパス・レジ
スタ３４は、試験されない区画の走査通路を省略するこ
とができる様にする。図３に示す様に、１個のバイパス
・レジスタ３４を使って、走査通路をバイパスすること
ができる。この代わりに、各々のチップ１５に対して、
追加のバイパス・レジスタ３４と共に、マスタ・バイパ
ス・レジスタ３４を使い、各々のチップ１５の独立のバ
イパス動作ができる様にすることができる。

【００２６】好ましい実施例では、走査セル１１及びＴ
ＡＰ制御装置３２の様な全ての作用する試験装置は、テ
キサス・インスツルメンツ・インコーポレーテッド社に
よって開発されたシステム制御能力、観察能力及び区画
環境（ＳＣＯＰＥ）試験プロトコルに従って設計される
。ＳＣＯＰＥプロトコルはＩＥＥＥ　　１１４９．１基
準に合致しており、ボード試験用に設計されたハードウ
ェア及びソフトウェア・システムである。

【００２７】この発明の特徴は、走査セル１１の間の接
続をマスクでプログラム可能にし、走査セル１１の間の
接続、並びに相互接続システム１２及びチップ１５に対
する接続が、モジュール１０の特定の形式に従って決定
される様にすることができることである。マスクによる
プログラミングは、ヒューズ又はメタライズ方式の様な
多数の公知の手段の内の任意の１つによって行なうこと
ができる。「セルの海」方式を使って、それから多数の
チップ・ベース１３を切出すウェーハを製造することが
できる。各々のウェーハが、ゲート・アレイと同様な走
査セル１１のアレイを持っており、特定の基板の設計に
独特のマスクを用いて、それらをプログラミングするこ
とによって、相互接続する。従って、多数の基板を製造
するのに、標準的なウェーハを使うことができる。

【００２８】走査試験の間、標準的なコンピュータを使
って試験ベクトルをロードし、走査セル１１に直列に入
力する。試験は動作速度では行なわれないが、試験は機
能試験ができ、これは多重チップ・モジュール１０の大
抵の故障の隔離には適切である。試験ベクトルは一連の
入力刺激値であり、それが或る期間の初めに印加され、
或る期間の終りに一組の出力観測値を求める。これは値
のストリングによって表わされる。順番の位置は特定さ
れたピンの順番に対応する。

【００２９】この発明の動作は、幾つかの異なる形式の
試験を使うことがある。チップ１５を接続する前に、連
続性及び短絡について、チップ・ベース１３上の相互接
続システム１２を試験することができる。組立てた後、
個別のチップ１５を試験することができる。モジュール
１０は、システム全体の機能を判定する為に試験するこ
とができる。

【００３０】相互接続部の不良を隔離する為、モジュー
ル１０の片側にある走査セル１１に試験ベクトルをロー
ドすることにより、相互接続試験が行なわれる。モジュ
ール１０の別の側にある走査セル１１がデータを読出す
。言い換えれば、相互接続システム１２の或る区画の一
端にある走査セル１１が駆動器として構成され、他端の
ある走査セル１１が受信器として構成される。試験しよ
うとする区画毎に、駆動器／受信器の対が構成される。 連続性の欠陥並びに短絡は、データの誤り、即ち低であ
るべきであるのに高である値又はその逆と云うことによ
って表わされる。例えば、連続性の試験では、データ入
力とデータ出力は符合すべきである。同様に、通路の間
の短絡は、通路を駆動する節に相補的な値を走査によっ
て入力し、出力の値を比較することによって検出するこ
とができる。

【００３１】チップの故障を隔離する為、モジュール１
０を組立てた後、標準的な１１４９．１プロトコルを使
って、個別のチップ１５を試験する。各々のチップ１５
に対し、次々に別々の試験を実施する。一旦チップ１５
がチップ・ベース１３上に配置されたら、そのチップ１
５に関連する走査セル１１が付能された、それを、モジ
ュール１０上にある残りのチップ１５から隔離する。Ｔ
ＤＩ及びＴＤＯ通路を介して試験ベクトルを印加すると
共に受取る。個々のチップ１５の隔離能力が、１１４９
．１基準の特徴であり、チップ外での信号の活動が、試
験されるチップ１５の試験に干渉しない様にすることが
できる。

【００３２】チップの集積の欠陥を隔離する為、モジュ
ール１０のパッケージ・ピンを使って機能試験を実施す
ることにより、又は試験バス３１の４個のピンを使って
走査試験を行なうことにより、組立てられたモジュール
１０を試験することができる。個々のチップ１５に対す
る試験を連結することができるので走査試験は簡単にな
る。

【００３３】この発明を特定の実施例について説明した
が、この説明はこの発明を制約するものと解してはなら
ない。当業者には、ここで説明した実施例の種々の変形
並びにその他の実施例が容易に考えられよう。従って、
特許請求の範囲は、この発明の範囲内に含まれる全ての
変更を包括するものであることを承知されたい。以上の
説明に関連して、この発明は更に下記の実施態様を有す
る。

【００３４】（１）その上で多数のチップ及びその他の
機能素子を相互接続することができる様な多重チップ・
モジュール・ベースに於て、半導体材料で構成された基
板と、該基板内に埋設された多数の境界走査セルと、該
走査セルを前記モジュールの機能素子の選ばれた点に接
続する入力及び出力コネクタと、前記基板内に埋設され
ていて、前記走査セルを互いに接続すると共に、境界走
査方式に従って前記入力及び出力コネクタに接続する走
査セル・コネクタとを有する多重チップ・モジュール・
ベース。

【００３５】（２）（１）項に記載した多重チップ・モ
ジュール・ベースに於て、走査セルコネクタがマスクに
よってプログラム可能である多重チップ・モジュール・
ベース。

【００３６】（３）（１）項に記載した多重チップ・モ
ジュール・ベースに於て、前記ベースの上に作られてい
て、チップを接続する相互接続システムを有する多重チ
ップ・モジュール・ベース。

【００３７】（４）（１）項に記載した多重チップ・モ
ジュール・ベースに於て、入力及び出力コネクタが前記
ベースの表面でアクセス可能である多重チップ・モジュ
ール・ベース。

【００３８】（５）（１）項に記載した多重チップ・モ
ジュール・ベースに於て、前記基板内に埋設された試験
アクセス・ポート制御装置を有する多重チップ・モジュ
ール・ベース。

【００３９】（６）（１）項に記載した多重チップ・モ
ジュール・ベースに於て、走査セルが標準的なトランジ
スタ製造層に従って製造される多重チップ・モジュール
・ベース。

【００４０】（７）（１）項に記載した多重チップ・モ
ジュール・ベースに於て、各々の走査セルが不活性化層
、誘電体層及びＮ形及びＰ形領域を持ち、前記走査セル
・コネクタが前記誘電体層内に埋設されている多重チッ
プ・モジュール・ベース。

【００４１】（８）（１）項に記載した多重チップ・モ
ジュール・ベースに於て、走査セル・コネクタが境界走
査バスの一部分である多重チップ・モジュール・ベース
。

【００４２】（９）半導体材料で構成された基板、該基
板内に埋設された多数の境界走査セル、該走査セルをチ
ップ又はモジュールの相互接続通路に接続する入力及び
出力コネクタ、及び前記基板内に埋設されていて、前記
走査セルを互いに接続して走査通路を形成する走査セル
・コネクタを有するベースと、該ベースに取付けられて
いて、その内の１つ又は更に多くのチップが、該チップ
のピンを走査セルに接続することによって前記走査通路
に接続されている様な多数のチップと、選ばれた点で前
記走査通路に接続されていて、前記チップを相互接続す
る相互接続層とを有する多重チップ・モジュール。

【００４３】（１０）（９）項に記載した多重チップ・
モジュールに於て、基板がマスクでプログラム可能であ
る多重チップ・モジュール。

【００４４】（１１）（９）項に記載した多重チップ・
モジュールに於て、ベースが少なくとも１つの試験アク
セス・ポート制御装置、命令レジスタ及びバイパス・レ
ジスタを持ち、それらが前記基板内に埋設されている多
重チップ・モジュール。

【００４５】（１２）（９）項に記載した多重チップ・
モジュールに於て、ベースが基板に埋設された境界走査
バスを有する多重チップ・モジュール。

【００４６】（１３）多重チップ・モジュールを製造す
る方法に於て、トランジスタ製造技術を用いて、モジュ
ールの基板内に走査セル及び走査セル・コネクタを埋設
し、前記モジュールの選ばれた走査セル接続点で、相互
接続層を走査セルに接続することができる様にして、前
記基板上のモジュールのチップに対する相互接続層を作
り、前記チップを前記基板に取付けて、前記モジュール
の選ばれた走査セル接続点でチップを走査セルに接続す
ることができる様にし、前記走査セル接続点を走査セル
に接続することによって、モジュールを区画する工程を
含む方法。

【００４７】（１４）（１３）項に記載した方法に於て
、走査セルを使って、相互接続システムを試験する工程
を含む方法。

【００４８】（１５）（１３）項に記載した方法に於て
、走査セルを用いて、チップを試験する工程を含む方法
。

【００４９】（１６）（１３）項に記載した方法に於て
、走査セルを用いて、モジュール全体を試験する工程を
含む方法。

【００５０】（１７）（１３）項に記載した方法に於て
、区画する工程が、利用し得る接続部のアレイをマスク
でプログラムすることによって行なわれる方法。

【００５１】（１８）多重チップ・モジュール１０のベ
ース１３が試験能力を組込んである作用する試験部品が
モジュールの基板に埋設されている。これらの試験部品
は、主に、ＩＥＥＥ　　１１４９．１試験基準と合致す
る境界走査セル１１で主に構成される。走査セルが互い
に接続されると共に、チップ１５の間の相互接続通路１
２並びに個々のチップに接続され、こうしてモジュール
を試験し得る区画に区画する。これらの区画は、チップ
の走査接続、チップの機能及びモジュールの機能を試験
することができる様にする。走査セル接続部分をマスク
でプログラムできる様にして、多くの異なる形式の多重
チップ・モジュールに対して、同じ多重チップ・モジュ
ール・ベースを使うことができる様にする。

【図面の簡単な説明】

【図１】この発明に従って基板内に埋設された作用する
試験装置を有する多重チップ・モジュールの断面図。

【図２】Ａはチップ・ベースに埋設された典型的な走査
セルのプロセス・レベルを示す図。Ｂは典型的な走査セ
ル１１のブロック図。

【図３】多重チップ・モジュールのブロック図。

【符号の説明】

１１　　走査セル １２　　相互接続システム １５　　チップ １６　　入出力ピン ２９　　セル接続通路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　その上で多数のチップ及びその他の機
   能素子を相互接続することができる様な多重チップ・モ
   ジュール・ベースに於て、半導体材料で構成された基板
   と、該基板内に埋設された多数の境界走査セルと、該走
   査セルを前記モジュールの機能素子の選ばれた点に接続
   する入力及び出力コネクタと、前記基板内に埋設されて
   いて、前記走査セルを互いに接続すると共に、境界走査
   方式に従って前記入力及び出力コネクタに接続する走査
   セル・コネクタとを有する多重チップ・モジュール・ベ
   ース。