JPH10177501A - 埋め込みコアのボンドパッドアクセスのための信号コレクタを有する集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 集積回路のテスト／エミュレーションのため
に必要とされる回路領域を減少する。 【解決手段】 埋め込まれたコアのためのボンドパッド
アクセス（４１、１４１）のための信号コレクタ（４
３）を含む集積回路。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、一般に集積回路
のテストとエミュレーションに関し、特に、多数の埋め
込みコアをその中に有する集積回路におけるテストとエ
ミュレーションに関する。

【０００２】

【従来の技術】集積回路（ＩＣ）は、慣例的に、テスト
回路と機能回路を一つの共通の回路に混合して、設計さ
れる。この方法を用いると、テスト回路は典型的にＩＣ
回路の望ましくない大きな部分を必要とし、こうして、
機能回路に利用できる領域を不利に減少させる。例え
ば、図１はＩＣの一つの機能回路にアクセスするために
使用される２５６のボンドパッドを示すが、機能回路が
その中にマイクロプロセッサ、ディジタル信号プロセッ
サ、ＲＯＭおよびＲＡＭのような多くのコアとなる部分
を埋め込んである。平易のために、電源／接地パッドは
示されていない。通常のＩＥＥＥ ＳＴＤ １１４９．
１テストアクセスポート（ＴＡＰ）が、図１のＩＣに含
まれている。このＴＡＰは、機能回路と混合された種々
の図示されたテスト／エミュレーション回路のスキャン
アクセスのために使用され、利用できる領域の１５ない
し２０％を占め得る。

【０００３】

【発明が解決しようとする課題】従って、テスト／エミ
ュレーションのために必要とされる回路領域を減少する
方法を提供することが望ましい。

【０００４】

【課題を解決するための手段】この発明は、テスト回路
の大部分が機能回路から独立している集積回路アーキテ
クチャを提供する。機能回路に混合することが必要な回
路のみを、ここではテストポイントと呼ぶ。テストポイ
ントは、テストが可能な機能的回路の範囲内の戦略的な
ポイントに配置される。典型的に、テストポイントは全
ての良く画定されたディジタルおよびアナログ回路のコ
アに位置する。これらのテストポイントは、回路コア間
の相互接続のテストおよび回路コア自体のテストに備え
ている。テストポイントの設計が簡単なために、テスト
ポイントはスキャンセルほどには、機能回路の効率に影
響しない。この発明のテスト回路の大部分は、テストア
クセスグリッドと呼ばれる独立構造内にある。このテス
トアクセスグリッドは、全てのタイプのＩＣのために共
通のテストの枠組みを提供し、そのアーキテクチャは、
それが使用されるべき機能回路から独立している。この
テストアクセスグリッドは、ディジタルおよびアナログ
のテストが、ＩＣの回路から直接来ること、および／ま
たはこのテストアクセスグリッド内に位置するスキャン
セルから来ることも可能にする。このテストアクセスグ
リッドは、機能回路内のテストポイントに、テストルー
ト指定層により接続されている。各独自の機能回路は、
ルート指定層を通るカスタム化された経路指定を有し、
これにより、機能回路内のテストポイントを標準化され
たテストアクセスグリッドへ結合する。

【０００５】この発明は更に、静電気放電保護回路のプ
ログラム可能なオン／オフ制御、シングルスキャンセル
更新メモリから電気的に独立したノードがアクセス可能
な走査アーキテクチャ、再使用可能スキャンパスにより
内蔵自己テストを遂行するためのビットマップスキーム
を、提供する。

【０００６】この発明は更に、ボンドパッド選択可能な
Ｉ／Ｏ付きの集積回路を提供する。この発明は更に、ス
タンドアローン埋め込み型スキャンリソースを有する集
積回路を提供する。どの発明は更に、複数の信号コレク
タと、信号コレクタへのボンドパッドのアクセスを最大
化する一つのボンドパッド配列を有する。

【０００７】

【発明の実施の形態】図２の例において、キャプチャ・
シフト・更新（ＣＳＵ）タイプのスキャンセル２３は、
ＴＡＰからスキャン・アクセス可能であり、隔離素子２
５への制御を備える。隔離素子２５は、例えば、スキャ
ンセル２３から制御される３状態バッファまたは伝達ゲ
ートである。こうして、ＴＡＰは機能回路から全てのパ
ッドを隔離するために使用できる。ＴＡＰはまた、ＴＡ
Ｐのスキャンパス２１を経由して、機能回路内の内部ス
キャンセルにアクセスすることもできる。

【０００８】例示の図３Ａおよび図３Ｂは、機能回路、
テストルーチン層およびテストアクセスグリッドを、回
路の３層として、概念的に示す。テストルーチン層は、
機能回路とテストアクセスグリッドの間の接続を提供す
る。テストアクセスグリッドは、テストルーチン層を経
由して、パッドおよび／またはスキャンテストアクセス
を機能回路に供給する。パッドは、隔離素子２５により
機能回路に結合され、またテストアクセスグリッドにも
結合されている。図３Ａおよび図３Ｂは、明快のための
概念図にすぎないことに注意されたい。グリッドおよび
機能回路は、ＩＣ内の独立の金属層であり得るが、そう
でなくてもよく、テストルーチン層は、金属レベルの中
間に実施され得るが、そうでなくてもよい。図３Ｂに示
す概念的構造は、全体的なＩＣ設計に有利な何らかの仕
方で物理的に実現される。

【０００９】本書に開示される全てのスキャンパスは、
好ましくは、ＩＥＥＥ ＳＴＤ １１４９．１に記述さ
れたような従来のテストデータレジスタで実行され、Ｉ
ＥＥＥ ＳＴＤ １１４９．１に記述されたようなキャ
プチャ・シフト・更新（ＣＳＵ）タイプのスキャンセル
を含む。ＴＡＰコントローラおよびインストラクション
レジスタからテストデータレジスタへ供給される従来の
ＴＡＰ制御入力は、ＩＥＥＥ ＳＴＤ １１４９．１に
記述され、本書では、ＣＴＬと呼ばれる。ＩＥＥＥ Ｓ
ＴＤ １１４９．１の教示と開示は、参考文献として本
書に組込まれている。

【００１０】例示の図４Ａないし図４Ｅはテストアクセ
スグリッドおよびその構造の第１部を示す。この第１部
は、（１）ＩＥＥＥ ＳＴＤ １１４９．１を使用する
シリアルテストアクセスのための一つのＴＡＰ、（２）
各パッドに接続されたパッドスイッチ４１、（３）テス
トアクセスグリッドを限定し対向するパッドとパッドス
イッチの間に延びている導電性グリッド線ペア４３、
（４）テストアクセスグリッドの周りを経由する一つま
たはそれ以上の方向線（ＤＩＲ１およびＤＩＲ２）を含
む。機能回路が通常の（テストでない）作動をしている
時は、パッドスイッチがパッドをグリッド線から絶縁
し、絶縁素子２５が機能的なＩ／Ｏがパッドを通るのを
可能にする。テストモードにおいて機能的Ｉ／Ｏは絶縁
素子２５により不作動にされパッドスイッチ４１が作動
されてグリッド線をテストＩ／Ｏのためにパッドに接続
する。

【００１１】パッドスイッチは３個の信号端子Ｃ１、Ｃ
２、Ｃ３を有する。Ｃ１端子はパッドに接続され、Ｃ２
およびＣ３端子はグリッド線のペアに接続されて、これ
により一つのパッドスイッチのＣ２が対応するパッドス
イッチのＣ３へ接続されるようにする。パッドスイッチ
はまた図４Ｂに示すように、スキャン入力（ＳＩ）スキ
ャン出力（ＳＯ）およびスキャン制御（ＣＴＬ）を有す
る。スキャンパス４５は、パッドスイッチの中の従来の
キャプチャ・シフト・更新（ＣＳＵ）スキャンセルおよ
び制御回路（ＣＲ１）を通って送られる。パッドスイッ
チはまたパッドスイッチがＩ／Ｏとして作動出来るよう
にする方向（ＤＩＲ）入力とＣＲ１からのプログラミン
グ出力（ＰＲＧ）を有する。このＰＲＧ出力はＣＲ１
（図４Ｃ）のスキャンセルからデコードされて、パッド
スイッチＣ２出力とＤＩＲ１／ＴＩＲ２線の間またはＤ
ＩＲ１、ＤＩＲ２線とパッドスイッチへのＤＩＲ入力の
間の接続を作るが、これは図４Ｄの真理値表に示されて
いる通りである。図４Ｅの３状態バッファはＰＲＧ出力
に応答して、パッドスイッチ４１とＤＩＲ１／ＤＩＲ２
線の間の接続を作る。典型的に図４Ｅのバッファだけが
図４Ｄに示された特定の接続が可能にされ全ての他の図
４Ｅのバッファが無能にされるために必要である。しか
しながらＣ２をＤＩＲ１とＤＩＲ２の両方に接続するた
めにはバッファ４８と４９の両方を可能にすることが出
来る。可能および／または無能のバッファのこれおよび
任意の他の組み合わせはＣＲ１にＣＳＵを追加しデコー
ダを適当に修正することにより容易に達成される。

【００１２】ＣＳＵは入力、出力、Ｉ／Ｏを調整しパッ
ドスイッチの構成を切断する。もしパッドスイッチが一
つの入力として構成されれば、パッドに現れるデータは
端子Ｃ１からパッドスイッチを通ってグリッド線に結合
されたＣ２端子へ転送される。もしパッドスイッチが一
つの出力として構成されれば、Ｃ２端子に結合されたグ
リッド線に現れるデータは、Ｃ１を通じてパッドへ転送
される。ＣＳＵ４４およびＡＮＤゲート４６が、ＣＳＵ
４４が一つの論理的ゼロを出力するときにＣ１がＣ２か
ら選択的に隔離できるようにする。ＣＳＵ４４が一つの
論理的な１を出力するときに、Ｃ１とＣ２の間の方向的
な流れがＣＳＵ４７またはＤＩＲによってマルチプレク
サを介して決定される。もしＩ／Ｏ動作のためにパッド
スイッチが構成されれば、ＤＩＲ端子がパッドスイッチ
の入力または出力動作を調整する。このＰＲＧデコード
により、一つのパッドスイッチが機能的コアへの母線で
接続されたＩ／Ｏとして使用される他のパッドスイッチ
のバンクのためのＤＩＲ制御として使用されることを可
能にする。母線で接続されたＩ／Ｏについての更なる説
明は、図２３に関して与えられる。パッドスイッチの間
のＣ２からＣ３への端子の接続は、テストアクセスグリ
ッド内のグリッド線の連続性を可能にする。例えば、パ
ッド１２８と１９３のＣ２上に出力された信号は、それ
ぞれパッド１９３と１２８で検証され得る。

【００１３】例示の図５Ａないし図５Ｃは、テストアク
セスグリッドの第２部を示す。この第２部は、各グリッ
ド線上へのディジタルスキャンセルの配置を含む。ＤＳ
Ｃは、５０で示すスキャンパスのペアを経由してＴＡＰ
に接続され、ＤＳＣへ、およびＤＳＣからのデータのシ
フトを可能にする。各ＤＳＣは、それを論理１、論理
０、または３状態の条件に結びつけているグリッド線を
制御できる。ＤＳＣは、３状態Ｉ／ＯをＤＩＯで含み、
ＤＩＯは、スキャンパスのペア５０においてスキャン可
能制御回路（ＣＲ２）により制御される。図５ＣのＣＲ
２に示すように、スキャンパスペア５０は、二つの独立
したスキャンパス５１と５２を含み、これらを通ってシ
リアルデータが、ＤＳＣを通りＳＩからＳＯは流れる。
スキャンパス５２は、スキャンパス５１を構成するのに
使用される制御回路（ＣＲ３）を貫通する。スキャンパ
ス５１は、ＤＩＯで３状態Ｉ／Ｏを制御する二つのＣＳ
Ｕを含む。スキャンパス５１は、ＣＲ３とマルチプレク
サ５４により、ＳＩからＳＯへのデータが、両方のＣＳ
Ｕ、または一つのＣＳＵ５３だけを通って、または直接
にＳＩからＳＯへ流れるように構成可能である。その
上、スキャンパス５１は、ＤＩＯがＳＯから直接に流れ
出すように構成できる。ＣＳＵ５３のキャプチャ入力
（Ｃと指定）がＣＳＵ内のキャプチャ／シフトメモリに
接続され、またＣＳＵの更新出力（Ｕと指定）が各ＣＳ
Ｕの各更新メモリから供給される。通常のキャプチャ／
シフトメモリと更新メモリは、図１５Ｂ内の１５５と１
５７にそれぞれ示される。キャプチャ／シフトメモリ１
５５のキャプチャ入力はＣとラベルを付けられ、更新メ
モリ１５７の更新出力はＵとラベルを付けられる。ＣＲ
３は、マルチプレクサ５４の四つの可能な構成を選択す
るために、スキャンパス５２の中に二つのＣＳＵを含む
ことができる。スキャンパス５１中のＣＳＵが迂回され
るときは、迂回構成を選択するＣＲ３からのマルチプレ
クサ制御出力は、各迂回されたＣＳＵの（ＣＴＬ内の）
をシフトし更新して、これによりバイパス選択の時から
ＣＳＵがその状態を保つようにする。

【００１４】例示の図６Ａないし図６Ｄはテストアクセ
スグリッドの第３部を示す。この第３部は各グリッド線
上のアナログスキャンセル（ＡＳＣ）の配置を含む。こ
のＡＳＣは、両方のタイプのセルを通じて同時にデータ
がシフトされるように、ＤＣＳと同じスキャンパスペア
５０上に配置される。各ＡＳＣはまたアナログ刺激バス
（図６ＡのＡＳＢ）およびアナログ応答バス（図６Ｂの
ＡＲＢ）に接続されている。これらのアナログバスはア
ナログテストインタフェイス（ＡＴＩ）に結合され、こ
れはアナログ入力（ＡＴ１）および出力（ＡＴ２）のた
めにボンドパッドに接続されている。ＡＴ１とＡＴ２は
機能回路をテスト用の入力／出力アナログ信号のための
ＩＥＥＥ ＳＴＤ Ｐ１１４９．４に定義されている。
任意の二つのパッドがアナログテスト信号の入力／出力
のために定義され得るが、図６Ｄに示すような１１４
９．４規格のＡＴＳ１およびＡＴＳ２パッドを使用する
ことが有利であろう。

【００１５】図６Ｄに見るように、ＡＴＩはＡＳＣのＡ
ＳＢ／ＡＲＢからＡＴ１／ＡＴ２を使用許可／禁止でき
る制御回路（ＣＲ４）を有する。またＡＳＣはＡＳＢ／
ＡＲＢとＡＲＯでＡＳＣに結合したグリッド線の間の接
続を開または閉をすることができる。ＡＳＣにおいてス
キャンパス５２はマルチプレクサ６１と共に使用されて
スキャンパス５１（図６Ｃ）の動作を構成する。スキャ
ンパス５１はＡＩＯとＡＳＢ／ＡＲＢの間の接続を閉／
開するのに使用される。スキャンパス５１（図６Ｂも参
照）の一つの構成において、ＡＩからＳＯへのデータは
二つのＣＳＵを通じて流れ、ＣＳＵはＡＩＯにおける３
状態アナログＩ／Ｏを経由してＡＳＢ／ＡＲＢへのグリ
ッド線の接続を制御する。他の構成においてはＳＩから
のデータは直接にＳＯへ流れる。図６ＣにおいてＣＳＵ
が迂回されるとき、マルチプレクサ制御が図５Ｃに関し
て上記したような仕方でバイパスされたＣＳＵでのＣＴ
Ｌをゲートから出すために使用される。

【００１６】構成スキャンの間に、ＴＡＰからのデータ
は、全てのＤＳＣ／ＡＳＣへのスキャンパス（構成パ
ス）５２を通って流れ、これにより全てのセル構成が同
時に起こるようにされる。データスキャンの間ＴＡＰか
らのデータは、全てのＤＳＣ／ＡＳＣへの構成されたス
キャンパス（データパス）５１を通って流れる。

【００１７】例示の図７Ａないし図７Ｆはデータスキャ
ンパスの種々な構成を図示する。図７Ａは一つの構成を
示し、ここでＤＳＣとＡＳＣのＵＳＵおよびＡＴＩはＴ
ＡＰからのデータをスキャンする。図７Ｂは一つの構成
を示し、ここで二つの陰影を付けたＡＳＣのＣＳＵだけ
を除いたＤＳＣとＡＴＳスキャンデータの全てのＣＳＵ
はスキャンデータとして選ばれ、残りのＣＳＵを有する
陰影のないＡＳＣは迂回される。図７Ｃは一つの構成を
示し、ここでＡＳＣおよびＡＴＩの全てのＣＳＵは迂回
され、一方ＤＳＣの全てのＣＳＵはデータをスキャンす
る。図７Ｄは一つの構成を示し、ここでＡＳＣとＡＴＩ
の全てのＣＳＵは迂回され、またＤＳＣ（図５Ｂ）のＣ
ＳＵ５３だけがデータをスキャンする。これはＤＳＣ内
の半陰影により示されている。図７Ｅは一つの構成を示
し、ここでＤＳＣ、ＡＳＣ、ＡＴＩの全てのＣＳＵは迂
回され、ＴＡＰからのデータはスキャンパス中の各セル
を通じて直接に流れる。図７Ｆは一つの構成を示し、こ
こで選択されたグリッド線上のデータは関連のＤＳＣ
（図５Ａおよび５Ｂ参照）を通じて直接に流れ、ＣＳＵ
がバイパスされる他のＤＳＣ／ＡＳＣを通じてデータは
ＴＡＰに入力される。

【００１８】図７Ａは、スキャンテストが全てのＤＳＣ
／ＡＳＣおよびＡＴＩを巻き込んだときのテストアクセ
スグリッドスキャンパス構成を示す。図７Ｂは、テスト
が二つのＡＳＣ、ＡＴＩ、全てのＤＳＣを巻き込むとき
のテストアクセスグリッドスキャンパス構成を示す。図
７Ｃは、テストがＤＳＣだけを巻き込むときのテストア
クセスグリッドスキャンパス構成を示す。図７Ｄは、各
ＤＳＣのＣＳＵ５３だけがスキャンパス内にある時のテ
ストアクセスグリッドスキャンパス構成を示す。図７Ｅ
は、バイパスされる全てのセルについて、またＴＤＩ上
のＴＡＰに入るデータについて、スキャンパスセルを通
じて流れＴＤＯ（図６内のＴＡＰ参照）を経由でＴＡＰ
を出て連結性テストを提供する能力を表現する。図７Ｆ
は、選択されたＤＳＣの能力を表現し、この能力はその
グリッド線上にデータが直接に流れ、それからバイパス
されたセルとＴＡＰのＴＤＯから出力されるべきＡＴＩ
を通して流れ、ＴＡＰのＴＤＯはＴＤＯにおいてリアル
タイムでモニタされたグリッド線に機能データが結びつ
くことができるようにする。

【００１９】例示の図８はテスト経路指定層（図３およ
び図３Ａ）によりＩＣの機能回路とテストアクセスグリ
ッドのグリッド線の間に作られた接続を概念的に例示す
る。各機能回路は埋め込まれたテストポイントを含む。
テスト回路指定層はこれらのテストポイントとグリッド
線の間の相互接続としての役をする。グリッド線は実質
的にＩＣを全体的に横断して拡がり、テストおよびエミ
ュレーション信号のコレクタ／ディストリビュータの役
をする。機能回路に埋め込まれたテストポイントは、好
ましくは最も容易にアクセスできるグリッド線に接続さ
れ、これは機能回路とテストアクセスグリッドの間のテ
スト経路指定層における経路指定の複雑性を最小にする
ためである。多くの場合において、最も容易にアクセス
できるグリッド線は最も近く隣接したグリッド線であ
り、従ってＩＣ内で比較的離れて位置する二つのコアは
同一のグリッド線に結びついたテストポイントを有し得
るが、これは両方のコアに対して最も近く隣接している
からである。ＩＣパッドおよび／またはＤＳＣ／ＡＳＣ
により供給された信号は、関連するグリッド線によりテ
スト経路指定層により分配されて希望のテストポイント
へ経路指定し、また希望のテストポイントからの信号が
グリッド線によりテスト経路指定層から集められて、パ
ッドおよび／またはＤＳＣ／ＡＳＣに提供される。

【００２０】例示の図９Ａないし９Ｅは種々のテストア
クセス構成を示し、この中で機能ディジタル回路とテス
トアクセスグリッドはテスト経路指定層により結合され
ている。図９Ａはテストアクセスグリッドのパッドスイ
ッチを示し、これはＩＣパッド経由でディジタル回路へ
のテスト入力および出力経路を提供する。図９Ｂはテス
トアクセスグリッドスキャンパス５１のＤＳＣを示し、
これはディジタル回路へのテスト入力および出力パスを
提供する。図９Ｃは一つの構成を示し、ここでパッドス
イッチはテスト入力を提供し、またスキャンパスのＤＳ
Ｃはテスト出力を提供する。図９Ｄは９Ｃと反対の構成
を示す。図９Ｅはディジタル回路のオンライン監視を提
供するＤＳＣの能力を示し（図７Ｆも参照）、ここでデ
ィジタル回路は通常の機能モードにある（パッドがグリ
ッド線から絶縁されていることに注意せよ）。

【００２１】例示の図１０Ａないし１０Ｅは図９Ａない
し図９Ｅに類似し、種々のテストアクセス構成を示す
が、ここで機能的アナログ回路とテストアクセスグリッ
ドは、テスト経路指定層により接続されている。図１０
Ａは、ＩＣパッドを通じてアナログ回路へのテスト入力
および出力のパス（ｐａｔｈ）を提供するパッドスイッ
チを示す。図１０Ｂは、アナログ回路へのテスト入力お
よび出力のパスを提供するテストアクセスグリッドスキ
ャンパスのＡＳＣを示す。図１０Ｃはパッドスイッチが
テスト入力を提供し、ＡＳＣがテスト出力を提供する構
成を示す。図１０Ｄは、図１０Ｃの反対の構成を示す。
図１０Ｅは図９Ｅに類似し、アナログ回路が正常な機能
モードである間に、アナログ回路のオンライン監視を提
供するためのＡＳＣの能力を示す。

【００２２】例示の図１１Ａないし図１１Ｄは、Ａ／Ｄ
コンバータ回路をテストするためのテストアクセスグリ
ッドを使用するときのテスト構成を示す。図１１Ａはパ
ッドスイッチを通じてのＡ／Ｄ受信アナログ刺激と、パ
ッドスイッチを通して出力するディジタル応答を示す。
図１１ＢはＡＳＢ入力からＡＳＣへのの受信アナログ刺
激と、ＤＳＣを通じて出力するディジタル応答を示す。
図１１Ｃは、パッドスイッチを通じてのＡ／Ｄ受信アナ
ログ刺激と、スキャンパスないのＤＳＣを通して出力す
るディジタル応答を示す。図１１Ｄは、ＡＳＢ入力から
ＡＳＣへのＡ／Ｄ受信アナログ刺激と、パッドスイッチ
を通じて出力するディジタル応答を示す。

【００２３】例示の図１２Ａないし１２Ｄは、デジタル
アナログ変換器をテストするためのテストアクセスグリ
ッドを使用するときのテスト構成を図示する。これは図
１１Ａないし１１Ｄについて与えた説明に類似してい
て、アナログ的に反対である。

【００２４】例示の図１３は、この発明の構成要素を一
層詳細に示す。ＴＡＰとＡＴＩは、ＩＥＥＥ １１４
９．１／Ｐ１１４９．４の６ピンテストバスへの外部イ
ンタフェイスを有する。ＴＡＰとＡＴＩはテストアクセ
スグリッド、機能回路中のテストポイント１４１、およ
びＩＢＣ（入力セル）およびＯＢＣ（出力セル）のよう
な従来の境界スキャンセルに対してインタフェイスして
いる。テスト経路指定層は、テストアクセスグリッドの
グリッド線への機能回路内のテストポイントにインタフ
ェイスしている。パッドは図３にも示されるように機能
回路とテストアクセスグリッドの両方へ接続される。図
１３の装置において、図２の隔離装置の代わりにパッド
を絶縁するための境界スキャンセルを使用することがで
きる。各境界スキャンセルは、通常の方法で機能回路か
らのそのパッドの選択的隔離を制御するであろう。

【００２５】デジタルピンに結合されたパッドスイッチ
から起こるようにアナログ回路テストを作動にするため
にテスト中デジタル回路のＥＳＤ回路がテスト中に不作
動にされる。図１３に示すように、ＥＳＤ回路は典型的
に電圧のスパイクからの損傷を防ぐために、一つのＩＣ
の全てのピンの上に存在する。伝統的なＥＳＤ回路は、
ピン電圧をある所定の高、低レベルの間でクランプまた
は制限する。混合信号ＩＣ内のアナログ回路を適切にテ
ストするために、そのＥＳＤ回路のクランプリミットを
越えた入力または出力電圧レベルがデジタルピンに要求
され得る。

【００２６】アナログテスト中に、より大きな入力また
は出力電圧を許容するために、ＥＳＤ回路がＩＣピンで
使用するために提供される。図１３で入力ピンおよび出
力ピン上に示されるＥＳＤ回路は、ＥＳＤピン電圧クラ
ンプ機能を選択的に供給されまたは供給されない。例示
の図１３Ａに示されるように、ＥＳＤ回路は２つのトラ
ンジスタＴ１およびＴ２を含みまた２つのスイッチＳ１
およびＳ２を含む。Ｔ１のエミッタは上部のＶ＋リミッ
トに接続し、Ｔ１のベースはＳ１を経由してＴ１のコレ
クタに接続し、Ｔ１のコレクタはピンワイヤに接続す
る。Ｔ２のコレクタは低部のＶリミットに接続し、Ｔ２
のベースはＳ２を経由してＴ２のコレクタに接続し、Ｔ
２のエミッタはピンワイヤに接続する。Ｓ１およびＳ２
はスイッチ（パス（ｐａｓｓ）トランジスタ／伝達ゲー
ト）であり、Ｔ１およびＴ２のベース・ツウ・コレクタ
接続の開または閉のいずれかをするために、オン／オフ
信号により制御可能である。ベース・ツー・コレクタ接
続がなされると、Ｔ１はピンワイヤがＶ＋以上になると
きにピンワイヤとＶ＋の間に電流を導き、高レベルのＥ
ＳＤピンにクランプリミットを提供する。同様に、Ｔ２
はピンワイヤの電圧がＶ−よりも低くなるときにＶ−と
ピンワイヤの間に電流を導き、低レベルＥＳＤピンにク
ランプリミットを提供する。このモードにおいて、Ｔ１
およびＴ２は通常のＥＳＤがピンワイヤとＶ＋およびＶ
−との間でダイオードクランプするように動作する。も
しベース・ツウ・コレクタ接続が破壊されれば、Ｔ１お
よびＴ２はピンワイヤとＶ＋およびＶ−との間の電流を
導くことを妨げられ、こうしてＥＳＤクランプ機能は不
作動になる。

【００２７】図１３Ａは、ＥＳＤ回路へのオン／オフ制
御がＴＡＰから来ること、たとえばＴＡＰから制御され
たスキャンパス（ｐａｔｈ）から来ることを示してい
る。ＩＣが機能モードにある時、ＴＡＰはオンを出力
し、ＥＳＤ回路は通常に振舞う。ＩＣがテストモードに
あるとき、ＴＡＰはオフを出力し、ＥＳＤ回路は電圧入
力をクランプすることを不能にされており、これにより
たとえば通常の電圧レベルよりもより高いまたはより低
い（しかし安全レベル）ものが、アナログ回路をテスト
するためにデジタルピンを入ったり出たりできる。アナ
ログテストのために使用されるパッドのデジタル入力お
よび出力のバッファ（図示無し）は、アナログテスト電
圧を許容するように容易に設計できる。ＥＳＤのオン／
オフ制御は、ＩＣピンまたはスキャンセルのようなソー
スからなし得る。各ＥＳＤ回路は図示されたようなＳ１
およびＳ２の各々への個別のオン／オフ制御を有し得
て、これがＴ１の高クランプ機能、Ｔ２の低クランプ機
能、Ｔ１またはＴ２クランプ機能の両方、またはＴ１お
よびＴ２のクランプ機能以外を、選択的に可能にしたり
無能にしたりできる。ＥＳＤ回路が高および低機能の個
別選択を持ちうるようにするために、二つの別々のオン
／オフ信号がＳ１およびＳ２に別々に供給される。各Ｅ
ＳＤオン／オフ制御はピンごとの一つの制御線（たとえ
ば専用スキャンセルから）により、個別に調整され得る
がこれは図１３Ｂに破線で示されている。

【００２８】図１３ＢのプログラマブルＥＳＤ回路はボ
ード設計上他の供給電圧（たとえば５Ｖと３．３ＶのＩ
Ｃ）を有するＩＣを相互結合するときにも使用できる。
５Ｖと３．３ＶのＩＣの間に結合されたピン上のプログ
ラマブルＥＳＤ回路を不作動にし、同時に同一の供給電
圧の間に結合したピン上のＥＳＤ回路を作動にできる。
これにより５ＶのＩＣと３．３ＶのＩＣの通信を３．３
ＶＩＣの高リミットクランプ仕様を呼び起こさずまたこ
れに伴う５ＶＩＣの出力の付加をせずに実行できる。Ｉ
Ｃの使い方でプログラマブルＥＳＤ回路は高、低、また
は高および低のクランプダイオードが、ピン上で使用ま
たは禁止がピンごとに選択的に制御できる。

【００２９】図１３Ｃは、一つの５ＶＩＣと他の３．３
ＶＩＣにインタフェイスした３．３ＶＩＣを示す。ＥＳ
Ｄ回路１３１および１３３は、Ｓ１解放およびＳ２解放
またはＳ１解放およびＳ２解放でプログラムできる。各
プログラムはＴ１の高リミットクランプを無能にする
が、しかし後者のプログラムはＴ２のクランプ入能力を
保持し、これは前者のプログラムによって無能にされ
る。もちろん後者のプログラムは、少なくとも二つのオ
ン／オフ制御信号を必要とする。ＥＳＤ回路１３５と１
３７はＳ１とＳ２の両方を閉にしてプログラムできる
が、これはどのクランプを無能にする必要もないからで
ある。

【００３０】例示の図１３Ｄは多数のプログラマブルＥ
ＳＤ回路の制御を示す。オン／オフ制御はＥＳＤ回路に
接続されたメモリ回路１３９により保持されている。メ
モリ回路はＩＣの外部にあるソースからロードされる。
たとえば外部ロードされたソフトウエアがレジスタへ制
御データを書き込むことができ、または外部ハードウェ
アソースからレジスタへ制御情報をロードすることがで
きる。メモリ１３９は最小には全てのＥＳＤの全てのス
イッチを制御する一つのビットであることもでき、また
最大には全てのスイッチについて１ビットであることも
でき、その中間のいずれでもよいが、個別に制御される
必要のあるスイッチの数による。

【００３１】ＡＳＣ、ＤＳＣ、ＡＴＩ、およびテストア
クセスグリッドのパッドスイッチは、機能回路内の埋め
込まれたテストポイントと同様に機能回路をテストする
のに必要な電圧を許容および／または通過するように設
計するのが望ましい。

【００３２】例示の図１４は、テスト経路指定層を通じ
て機能回路中のテストポイント１４１のグループに接続
されたテストアクセスグリッド内のグリッド線を示す。
この配列の効果は、各信号線がテスト中にそのパッドま
たはスキャンセルの一つにより制御される唯一の信号パ
スであるので、それは実際機能回路中の接続された任意
の数のテストポイントを制御する能力を有することであ
る。一つのグリッド線によって制御されるべきテストポ
イントが選択されなければならない。テストポイントの
選択は、テストポイントをスキャンして、テスト中にグ
リッド線で作動するようにすることように、その一つま
たはそれ以上を可能にすることにより行われる。全ての
グリッド線が種々のテストポイントグループに同様に接
続される。各テストポイントは機能回路からグリッド線
を隔離でき、これによりグリッド線の付加が機能回路の
効率に影響するのを防止できる。各グリッド線は複数の
テストポイントへ接続できるので、各ＤＳＣおよび各Ａ
ＳＣおよび各パッドは複数のテストポイントへアクセス
するのに使用できる。こうしてたとえばスキャンパス５
１は、テストポイントの多くの異なったグループにアク
セスできる最小可能なスキャンレジスタを構成する。

【００３３】図１５Ａないし１５Ｃは、ＩＣ内のデジタ
ル回路コアをテストするために、どのようにスキャン設
計が使用されるかを示す通常の例である。入力スキャン
セル（ＩＳＣ）各コア入力上に配置され、出力スキャン
セル（ＯＳＣ）が各コア出力上に配置される。ここで使
用される「コア」という用語は、全体的な機能回路内の
任意のタイプの回路を意味し得る。たとえばあるコアは
簡単な組み合わせ論理ブロック、メモリ、または完全な
デジタル信号プロセッサを指示し得る。正常の運転の間
スキャンセルはトランスペアレントであり、スキャンセ
ルマルチプレクサ１５１（図１５Ｂ、図１５Ｃ）を通じ
てデータがコアに流入しまた流出する。テストモードに
おいてはスキャンセルはマルチプレクサ１５１を通じて
コアを隔離し、スキャンセルのマルチプレクサ１５３、
キャプチャ／シフトメモリ１５５、更新メモリ１５７に
よりそれらが個別にテスト出来るようにする。図１５Ａ
の装置で可能な一つのテストは、コア間の相互接続を検
査することである。もう一つのテストはコアに出入りす
る入力および出力テストパターンをスキャンすることに
より、コアを検査することである。もしコアが複雑で、
たとえばＤＳＰであれば、コアのＩ／Ｏ境界に配置され
たスキャンセルに加えて内部スキャンパスがコア内に存
在し得る。

【００３４】例示の図１６Ａないし図１６Ｄは入力テス
トポイント（ＩＴＰ）および出力テストポイント（ＯＴ
Ｐ）を図示する。この入力および出力ポイントＩＴＰお
よびＯＴＰはそれぞれそれらの出力および入力に接続す
る３状態入力バッファ（ＩＰ）および３状態出力バッフ
ァ（ＯＰ）を有する。ＩＴＰの入力はＦＩと呼ばれＯＴ
Ｐの出力はＦＯと呼ばれる。正常なＩＣ動作に結びつい
た機能信号はＦＩ（コア入力信号）およびＦＯ（コア出
力信号）上で実行される。ＩＴＰの出力はＯＴＰの入力
と同様に関連するコアに接続される。入力バッファＩＰ
への入力および出力バッファＯＰからの出力は一つのテ
スト入力／出力（ＴＩＯ）として結合され、これはテス
ト経路指定層を経由してテストアクセスグリッドへ送ら
れる。回路ＣＲ５およびＣＲ６はＣＲ１と同じ構成を有
し、ＴＡＰからスキャン可能であり、ＣＲ１と同様にデ
コードされて、４つのテストポイントモード設定すなわ
ちノーマル、パステスト、コアテスト、隔離のうちの任
意の一つを選択するがこれについては以下に説明する。

【００３５】ＦＩＢおよびＦＯＢはコア自体の実際の入
力および出力バッファであり、ここにテストのために再
使用され、更にそうした再使用を示す破線の中を循環す
る。ノーマルモードにおいて両方のテストポイントの入
力および出力のバッファＩＰおよびＯＰは無能にされ、
機能入力および出力バッファの（ＦＩＢおよびＦＯＢ）
が正常な作動のために可能にされる。パステストモード
においてＯＴＰのＦＯＢおよびＩＴＰのＦＩＢが可能に
される。またＯＴＰの入力バッファＩＰおよびＩＴＰの
出力バッファＯＰが可能にされる。さらにコアからＯＴ
Ｐ内のＦＯＢへの出力ドライブが無能（たとえばスイッ
チを切る）にされるがこれは図１６Ｃ内の点線の「無
能」線により指示されたようにＣＲ６からの出力により
行われる。この設定において、テストアクセスグリッド
からのテストデータはＯＴＰのＴＩＯへの入力であり得
て、ＩＴＰへ移送されＩＴＰのＴＩＯを経由して、テス
トアクセスグリッドへ返される。これによりコアの間の
相互接続が検査される。コアテストモードにおいてＯＴ
ＰのＦＯＢおよびＩＴＰのＦＩＢが無能にされる。また
ＯＴＰのＯＰおよびＩＴＰのＩＰが可能にされる。この
設定においてテストアクセスグリッドからのテストデー
タはＩＴＰのＴＩＯからコアへの入力であり得るしまた
ＯＴＰのＴＩＯを経由してコアからの出力からであり得
る。これによりコア回路が検査される。隔離モードにお
いてＩＴＰおよびＯＴＰの３つのバッファは全て使用禁
止にされる。隔離モードにある間バスフォルダ（図１６
Ｄ）がコアへのデータ入力を安定に保つ。与えられたコ
アのＩＴＰおよびＯＴＰは他のコアがテストされている
時に隔離モードに置かれる。隔離モードにおいては隔離
されたコアの全てのＴＩＯは結合したグリッド線を駆動
することから禁止されており、これにより他のコアのＴ
ＩＯがグリッド線を駆動することができる。

【００３６】一つのＣＲ５は与えられたコアの全てのＩ
ＴＰを制御できるし、一つのＣＲ６は与えられたコアの
全てのＯＴＰを制御できる。こうしてテストポイントの
オーバヘッドは基本的にＩＰおよびＯＰである。またも
しパステストが必要でなければ、ＩＴＰのＯＰおよびＯ
ＴＰのＩＰを除去してテストポイントのオーバヘッドを
減少させて、コアＩ／Ｏ線当たり一つの３状態バッファ
とすることができる。テストアクセスグリッドおよびＴ
ＩＯに伝達されたテストデータは、ＩＣパッドおよびパ
ッドスイッチおよび／またはスキャンパスＤＳＣ／ＡＳ
Ｃを経由して移動できる。図１６の例において多数のコ
アを同時にテストすることが出来るが、それは図示され
た３つのコアの３つのＴＩＯペアがそのうちの一つを図
示した３つの異なったグリッド線を通ることができるか
らである。しかしながら３つのＴＩＯペアの全てはまた
一つの図示されたグリッド線ペアに接続され得る。

【００３７】例示の図１７Ａおよび１７Ｂは、コア間の
相互接続内の外部テストポイント（ＥＴＰ）を図示す
る。ＥＴＰは、コア隔離のためのＦＯとＦＩの灰だの相
互接続内の３状態バッファ１７１を含む。外部テストポ
イントもまた、テスト入力またはテスト出力としてのみ
作動できるが、ＴＩＯを一つしか備えていないので、両
方を作動できない。制御回路ＣＲ７は、ＣＲ６と同一の
構造を有し、ノーマル、テスト入力、テスト出力、隔離
のモードをデコードする。ノーマルモードにおいて、Ｏ
ＰとＩＰは無能にされ、バッファ１７１は、可能にされ
る。テスト出力モードにおいて、ＯＰは可能にされ、Ｉ
Ｐは無能にされる。隔離モードにおいて、ＥＴＰの三つ
のバッファ全てが無能にされる。与えられたコアは、テ
ストインプットモードにおいてＥＴＰをコアに置き、テ
ストアウトプットモードにおいてＥＴＰをコアに置くこ
とにより、テスト／評価でき、それからＴＩＯを使用し
て、コア刺激を供給し、コア出力を受け取り、ＴＩＯは
上記のようにスイッチパッドまたはＤＳＣ／ＡＳＣを経
由してアクセスできる。図１７のＥＴＰの方法は、例え
ば先在コアマクロが図１６のＩＴＰおよびＯＴＰに既に
備えられていない状況において、有用である。また、一
つのＣＲ７は共通コア入力（入力母線のような）に関連
する全ての外部テストポイントを制御でき、また一つの
ＣＲ７は共通コア出力（出力母線のような）に関連する
全ての外部テストポイントを制御でき、これによりＣＲ
７回路の数を制限できる。もし一つのコアの出力母線が
複数のＥＴＰを通じて他のコアの入力母線に接続されれ
ば、そのときは全てのＥＴＰが唯一つのＣＲ７により制
御される。

【００３８】例示の図１８Ａと図１８Ｂは、コア間のパ
ステストが出来、また接続されたコアのテストのための
外部テストポイントを図示する。制御回路ＣＲ８は、上
記のＣＲ７に類似しているが、しかし、下記のようにデ
コード（ＰＲＧ）出力付きである。ノーマルモードで
は、バッファ１７１が可能にされ、ＥＴＰの他の全ての
バッファが無能にされる。パステストモードでは、バッ
ファ１７１、１８１、１８３が可能にされ、またＯＰ、
ＩＰ、ＦＩＢ、ＦＯＢが無能にされる。テスト入力モー
ドでは、ＩＰが可能にされ、他の全てのＥＴＰバッファ
は無能にされる。テスト出力モードでは、ＯＰが可能に
され、他の全てのＥＴＰバッファは無能にされる。テス
トＩ／Ｏモードでは、ＩＰとＯＰが可能にされ、他の全
てのバッファが無能にされる。隔離モードでは、全ての
ＥＴＰバッファが無能にされる。図１８Ａに示すコア
は、図１８Ａの全てのＥＴＰをテストＩ／Ｏモードに置
くことにより、同時的にテスト／評価できるし、それか
らＴＩＯを使用して、コア刺激を供給し、コア出力をを
受信できる。唯一つのＣＲ８回路が共通コア入力に関連
する全ての外部テストポイントを制御できるし、唯一つ
のＣＲ８が共通コア出力に関連する全ての外部テストポ
イントを制御できる。

【００３９】図１９Ａと図１９Ｂは、双方向コア信号上
で、スキャンセルがどのように使用されるかの、通常の
例を示す。一つのＯＳＣが出力し、もう一つのＯＳＣが
ＦＯＢを制御し、一つのＩＳＣが入力する。一つの双方
向母線上で、全てのＦＯＢが一緒に制御されるので、全
てのＦＯＢの制御のために、唯一つのＯＳＣだけが必要
とされる。ＩＳＣとＯＳＣの動作は上記の通りである。

【００４０】例示の図２０Ａと図２０Ｂは双方向テスト
ポイント（ＢＴＰ）を示す。この例で、コアは、双方向
信号の機能入力または出力動作を引き起こす方向（ＤＩ
Ｒ）信号を生成する。また、唯一つの制御回路ＣＲ９
は、同じコアの母線を通る全てのＢＴＰを制御するのに
使用できる。制御回路ＣＲ９はＣＲ８に類似するが、下
記のようにデコード出力（ＰＲＧ）つきである。

【００４１】ノーマルモードにおいて、ＦＩＢが可能に
され、ＤＩＲがマルチプレクサ２０１を通じてＦＯＢを
制御し、全ての他のバッファがＣＲ９により無能にされ
る。出力パステスト中に、ＦＯＢとＩＰがＣＲ９により
可能にされ、また残りのバッファおよびコア出力がＣＲ
９により不能にされて、テストアクセスグリッドからの
ＴＩＯがＦＯＢからの出力になれるようにする。入力パ
ステスト中、ＦＩＢとＯＰはＣＲ９により可能にされ、
残りのバッファはＣＲ９により不能にされて、ＦＩＢが
受け取ったデータをＴＩＯ経由でテストアクセスグリッ
ドへ移送する。一つのＢＴＰが出力パステストモード内
にあり、一つの接続されたＢＴＰが入力パステストモー
ド内にあるとき、これら二つの間の相互接続のテスト
は、テストアクセスグリッドから遂行できる。コアテス
トモード中は、ＦＩＢ、ＦＯＢ、ＯＰ、ＩＰはＣＲ９に
より不能にされ、バッファ１８１および１８３は、マル
チプレクサ２０３および２０５経由でＤＩＲにより制御
され、ＴＩＯ経由でコアとテストアクセスグリッドの間
にデータを入出力する。テストアクセスグリッドに付け
られるテストパターンは、コアの既知の作動と同等にな
るようにして、コアが対応する入力または出力モードに
あるとき、データをＴＩＯへ（から）入力または出力す
るされるようにする。この例におけるコアは、マイクロ
プロセッサであり得るし、その双方向データバス経由で
マイクロプロセッサと交信するテストアクセスグリッド
であり得る。隔離モードにおいては、図２０Ｂの全ての
バッファはＣＲ９により不能にされる。

【００４２】例示の図２１Ａと図２１Ｂは、ＢＴＰのも
う一つのスタイルを示す。制御回路ＣＲ１０はＣＲ９と
同じ構造を有駿河、下記のようなデコード出力がついて
いる。ＣＲ１０からのデコード出力は、図２０Ｂに関し
て上記したものに似ているが、しかしＣＲ１０は、図２
０Ｂでのようにマルチプレクサ（２０３と２０５）経由
でＤＩＲと制御を分担する代わりに、図２１Ｂでのバッ
ファ１８１と１８３の単独の制御を有する。こうして、
図２１Ｂのコアテストモードにおいて、ＣＲ１０はバッ
ファ１８１と１８３を制御する。またＣＲ１０は、この
同じコアの全ての母線を制御できる。図２１ＡのＢＴＰ
内の入出力のための独立のＴＩＯは、テストアクセスグ
リッドとコアからの複数の出力の間の競合の可能性を除
去する。二つのＴＩＯは、好ましくは別々のグリッド線
に接続されて、同時にＴＩＯがアクティブであるコアテ
ストを可能にする。

【００４３】例示の図２２Ａと図２２Ｂは、その一つが
マスタコアで、他のスレーブコアのスレーブ１ないしス
レーブ３と交信する装置を示す。この例において、母線
のＩ／Ｏ方向は、マスタにより決定される。各スレーブ
は、マスタに接続された外部入力（ＳＤＩＲ１ないしＳ
ＤＩＲ３）を有して、そのＩ／Ｏ母線を入力または出力
に制御している。図１６ＢのＩＴＰは、それぞれの入力
ＳＤＩＲ１ないしＳＤＩＲ３を受信するために結合さ
れ、図１６Ｃからの三つのＯＴＰ（一つを図示）は、マ
スタからそれぞれの入力ＳＤＩＲ１ないしＳＤＩＲ３へ
の出力Ｉ／Ｏ制御に接続されている。図２０ＢからのＢ
ＴＰは、スレーブおよびマスタの全てのＩ／Ｏ上に配置
される。各スレーブにおいて、ＩＴＰは、コアと各ＢＴ
Ｐのマルチプレクサ２０１、２０３、２０５に結合され
（図２２Ｂ参照）、そこでＩ／Ｏ方向信号（図２２ｂの
ＳＤＩＲ１）を供給する。ＩＴＰおよびＯＴＰのパステ
ストモードを使用して、マスタと各スレーブの間のＩ／
Ｏ方向制御相互接続をテストできる。ＢＴＰの出力パス
テストモードと入力パステストモードを使用して、マス
タとスレーブの間のＩ／Ｏ相互接続をテストできる。Ｉ
ＴＰおよびＢＴＰのコアテストモードを使用して、各ス
レーブコアをテストできる。同様に、ＯＴＰとＢＴＰの
コアテストモードを使用して、マスタをテストできる。
ノーマルモードにあるスレーブ回路のＩＴＰとＢＴＰ、
および出力パステストモードにあるマスタ回路のＯＴＰ
により、ＳＤＩＲ１ないしＳＤＩＲ３は、マスタのＯＴ
ＰのＴＩＯから駆動できる。それから、入力パステスト
モードまたは出力パステストモードにあるマスタのＢＴ
Ｐを選択的に配置することにより、マスタのＢＴＰのＴ
ＩＯをデータ入力のためまたはスレーブ回路からのデー
タ受信のために使用できる。このようにして、マスタ回
路の作動をテストアクセスグリッドからエミュレートで
きる。

【００４４】例示の図２３は、パッドスイッチ４１を図
４ｂと図４ＣのＣＲＩにより、方向制御信号を出力した
り、方向制御信号を受信したりして、双方向母線でドア
をテストできるようにするプログラム可能性を図示す
る。図２３において、パッド１０９のパッドスイッチ
は、方向制御信号を出力するためにプログラムされ、パ
ッド１１０からパッド１２５までのパッドスイッチは、
方向制御信号を受信するためにプログラムされている。
プログラムされた構成において、パッド１０９における
パッドスイッチのＣ２端子は、ＤＩＲ１線を駆動するた
めに接続され、またＤＩＲ１線は、パッド１１０からパ
ッド１２５までのパッドスイッチのＤＩＲ入力に結合さ
れている。これらのパッドスイッチプログラミング接続
は、図４Ａないし図４Ｄに詳細に示されている。パッド
１０９のパッドスイッチのＣ２端末もまた、（テストア
クセスグリッド経由で）図２２のスレーブ１のＳＤＩＲ
１入力のＴＩＯへ結合されている。スレーブ１の双方向
母線ＴＩＯは、パッドスイッチ１１０からパッドスイッ
チ１２５までのＣ２端末へ結合されている。外部方向制
御は、パッド１１０からパッド１２５までとスレーブ１
のＢＴＰのパッドスイッチを、パッド１１０からパッド
１２５までを経由して、データ入力させ、または出力さ
せる。

【００４５】図２２のスレーブ２は図２３にも示されて
いる。パッドスイッチの構成は、上述に類似している
が、パッド２０９およびパッド２１０からパッド２２５
までは、テストアクセスグリッドのＤＩＲ２線を使用す
る点が異なる。テストアクセスグリッド中に、もう一つ
の方向制御信号線を有することにより、双方向母線を有
する一つよりも多い機能回路を同時にテストできる。

【００４６】例示の図２４は、ＣＳＵとＯＰを含んでな
る専用のモニタプローブＭＰを示す。ＭＰはＣＳＵによ
り制御されて、ＯＰを不能にしてそれが接続されている
グリッド線へ信号を出力できないようにしたり、ＯＰを
可能にして機能パス２４０からグリッド線へ信号活動を
出力できるようにしたりする。

【００４７】図２４はまた、オンラインモニタ機能を実
行するために、ＩＴＰ、ＯＴＰ、ＥＴＰ、ＢＴＰがどの
ように修正され得るかを示す。ＣＳＵの更新出力Ｕは、
ＣＲ５ないしＣＲ１０の一つのデコード入力に接続され
てモニタが可能になり、一方、回路（ＣＲ５ないしＣＲ
１０）が別の別のやり方でノーマルモードでプログラム
される。ＣＳＵのＵ出力がアクティブであって、スキャ
ンパス１６１によりテストポイントがノーマルモードに
プログラムされるとき（図１６ないし図２１参照）、Ｃ
Ｒ５ないしＣＲ１０内のデコード出力が、ＯＰをＩＴＰ
とＯＴＰ内で可能になる用にし、ＯＰまたはバッファ１
８３がＥＴＰまたはＢＴＰ内で可能になるようにし、こ
こでオンラインモニタ活動が可能にされる。図２４にお
いて、ＭＰのＣＳＵおよびＣＲ５ないしＣＲ１０へ接続
されたＣＳＵが、Ｓきゃんぱす１６１から隔離されたス
キャンパス２４１上に提供される。

【００４８】例示の図２５Ａは、パッドアクセステスト
モードにおけるアナログ回路を概念的に図示する。この
テストモードにおいて入力テストポイント（図１６参
照）が他の回路からの回路入力Ａを隔離しそれをテスト
アクセスグリッドへ接続する。出力テストポイント（図
１６参照）が他の回路からの回路出力Ｃを隔離し、それ
をテストアクセスグリッドへ接続する。モニタプローブ
（図２４参照）が内部回路ノードＢをテストアクセスグ
リッドへ接続するのに使用される。このテストはテスト
アクセスグリッドを通じて回路入力Ａに接続されている
パッドへアナログ刺激を入力することにより、またモニ
タされた内部ノードＢおよび回路出力Ｃからテストアク
セスグリッドへ二つのパッドへアナログ応答を出力する
ことにより起きる。パッドアクセステストの一つの利点
は、テスト中に多数のアナログ出力がモニタされている
間に多数のアナログ入力を刺激できるということであ
る。

【００４９】例示の図２５ＢはＡＳＢおよびＡＲＢテス
トアクセスモードにおけるアナログ回路を概念的に図示
する。このテストモードにおいて一つの入力テストポイ
ントが他の回路からの回路入力を隔離しそれをＡＳＣ経
由でテストアクセスグリッドのＡＳＢに接続する（図６
Ａないし６Ｄ）。一つの出力テストポイントが回路出力
Ｃを他の回路から分離する。このテストは（ＡＴ１経由
で）テストアクセスグリッドを通じて回路入力Ａへ接続
されたＡＳＢにアナログ刺激を入力することにより、ま
たモニタされた内部ノードＢ（図２５Ｂに概念的に示さ
れた接続）、または回路出力Ｃ（接続は図示無し）か
ら、ＡＳＣ（図６Ａないし６Ｄ）経由でＡＲＢへ、最終
的にはＡＴ２へ出力することにより起こる。

【００５０】例示の図２５Ｃは正常な機能的作動の間に
モニタされるアナログ回路を概念的に図示する。この例
において入力および出力テストポイントは両方とも図２
４に関して記述したようにモニタすることができる。こ
の入力テストポイントは図２５Ｃに可能にされて示され
入力ＡがＡＲＢ上でＡＴ２への出力となることを可能に
する。またモニタプローブが可能にされ得て内部ノード
ＢがＡＲＢ上でＡＴ２への出力になることを可能にしま
たは出力テストポイントが可能にされて出力ＣをＡＲＢ
上でＡＴ２へ出力することを可能にしている。

【００５１】例示の図２６Ａは組み合わせディジタルロ
ジックのスキャンアクセステストを概念的に示す。テス
ト入力（ＡとＢ）がパッドに加えられ、テストアクセス
グリッドおよび回路に入力されるべき入力テストポイン
トを通り抜ける。回路からのテスト出力（ＣとＤ）が出
力テストポイントおよびパッドへのテストアクセスグリ
ッドを通り抜ける。

【００５２】例示の図２６Ｂは、組み合わせロジックの
スキャンアクセスロジックを概念的に示す。テストアク
セスグリッド中のＤＳＣに、テスト入力がスキャンイン
され、入力テストポイントを回路の入力へ通り抜ける。
テスト出力は、出力テストポイントを通り抜けて、検査
のために捕捉されスキャンアウトされるべきテストアク
セスグリッド中のＤＳＣへ行く。

【００５３】例示の図２６は、テストアクセスグリッド
スキャンパス５０を使用しての組み合わせロジックのオ
ンラインモニタリングを概念的に示す。入力Ａは、入力
テストポイントおよびＤＳＣを経由して、スキャンパス
５０へ経路を定められていて（図５Ａ参照）、ＴＤＯ上
で観察される。同様にもう一つの入力と二つの出力が同
様に経路を定められ（図示無し）、ＴＤＯ上に現れる。

【００５４】例示の図２６Ｄは、テストポイント、ＡＳ
Ｃ、ＡＲＢを使ってＡＴ２へ出力する組み合わせロジッ
クを概念的に図示する。出力Ｃをモニタするための接続
が示されている。

【００５５】例示の図２７は、モニタされるべき機能的
ディジタル信号の選択を図示し、その信号の陰影を付け
た経路は、信号を受け取り、迂回のＤＳＣ、ＡＳＣ、Ａ
ＴＩ（図５Ａないし図６Ｄ参照）を通じてスキャンパス
５１へ送付し、ＴＤＯ上のＴＡＰを通じて出力する。

【００５６】例示の図２８は、モニタされるべき機能的
ディジタルまたはアナログ信号と、ＡＳＣを通じてＡＴ
１上のＡＴＩ経由で出力されるその信号の経路を陰影を
付けて示す。上記の構造とＡＴＩの作動により、図２８
のモニタリングと図２７のモニタリングが同時的に起こ
り得るようになったことに注意されたい。特に、図６Ｄ
のＡＴ２バッファは、図６Ｃのスキャンパス５１経由で
可能にされるべきであり、それから図６ｂのスキャンパ
ス５１は、迂回され得て、こうしてアナログとディジタ
ルの両方の信号がＡＴＩを横切ることが可能になる。

【００５７】例示の図２９は、入力および出力のテスト
ポイントグループ（ＴＰＧ）を図示示、その各々は唯一
つの制御回路ＣＲ５／ＣＲ６により制御される。各ＴＩ
Ｏはテスト経路指定層（図示なし）を横切り、テストア
クセスグリッドのグリッド線を経由して、一組のスイッ
チ４１とスキャンパス５１へ接続されている。

【００５８】例示の図３０Ａは、多重複合コア機能を含
んでなるＩＣを例示する。各コアの境界はテストポイン
トグループ（ＴＰＧ）を装備している。点線の円は複数
のコア境界が接続されている場所を示し、またここで、
ＴＩＯが関連のＴＰＧの間で配分され、テスト経路指定
層内に経路を定められるべきＴＩＯの数が減少してい
る。結果として配分されたＴＩＯは、例示の図３０Ｂに
示されている。

【００５９】例示の図３１Ａは、図３０Ａに類似してい
るが、モニタプローブグループ（ＭＰＧ）もまたテスト
アクセスグリッドに含まれ経路指定されていることが異
なる。ここでも点線の円はＭＰＧ／ＴＰＧとテストアク
セスグリッドの間のＴＩＯ経路指定の量を減らすために
利用できる共通の接続を指示する。結果としての配分さ
れたＴＩＯは例示の図３１Ｂに示されている。図３１Ａ
のＭＰＧにより、コア境界接続はＴＰＧから駆動されて
いる間にもモニタされ得ることに注意されたい。

【００６０】注意すべきことは、接続されたコア境界の
ＴＰＧの間でのＴＩＯの分配がＴＩＯの経路を減少させ
るのであるが、それはまたコア境界の間のパス接続のテ
ストを妨げることである。

【００６１】例示の図３２は図２９に類似していてＤＳ
Ｐコアのような埋め込まれたスキャン可能なコアのエミ
ュレーションはこの発明により提供されるテストアクテ
クチャを使用して容易に達成できることを図示する。今
日個別にパッケージされたＤＳＰのエミュレーションの
間に、デバイスは入力／出力内部状態およびソフトウエ
アアルゴリズムの設定実行までスキャンされる。スキャ
ンされた後にデバイスは所定時間実行しそれから停止す
る。このスキャン、実行、停止のステップは、デバイス
の作動を検査するために、デバイスの外部テスト装置に
よってデバイスのＩ／Ｏピンが制御されモニタされる間
反復される。埋め込まれたＤＳＰコアエミュレーション
の一つの問題はＤＳＰが大きなＩＣの中の多数のコアの
一つにすぎないあろうから、Ｉ／Ｏが容易に観察できな
いことである。テストアクセスグリッドとＴＧＰにより
提供されるパッドアクセスを使用することにより、ＤＳ
Ｐコア内の通常の内部スキャンパス２１（図２も参照）
および通常の外部テスタ６５と組み合わせて、ＤＳＰエ
ミュレーションをＤＳＰがＩＣの内側に埋め込まれてい
る場合でも遂行できる。

【００６２】テストアクセスグリッドの基本的枠組み
は、ＩＣテスト工程を自動化するためのＩＣ内に埋め込
まれたテストコントローラを含むまでに拡張できる。そ
うしたＩＣの自動テストは、製造からエンドユーザアプ
リケーションまでの多くの領域に利益をもたらすであろ
う。たとえばウエハのテストとバーンインはもし各ダイ
がテスト自体を命令できれば簡単になるであろう。パッ
ケージングの後ＩＣはそれ自体をテストするようもう一
度命令されることができる。さらにボード上にＩＣを装
着後にエンドユーザが再びＩＣをそれ自体のテストをす
るよう命令することができる。

【００６３】例示の図３３Ａは通信母線（ＣＢＵＳ）に
よりＴＡＰに接続されまたスイッチ３３１、３３３、３
３５により全てのスキャンパスに結合されている埋め込
まれたテストコントローラ（ＥＴＣ）を図示する。コマ
ンド、データ、状態はＣＢＵＳ経由でＴＡＰとＥＴＣの
間で通信される。通常ＴＡＰはスイッチを介して全ての
スキャンパスへ、その中のスキャン動作の制御のために
結合されている。しかしながらＴＡＰは外部制御入力を
受け取ることができそれはＴＡＰにスイッチ経由でＥＴ
Ｃをスキャンパスに接続すること、ＥＴＣにテストの実
行を命令することステータスの読み取りを通じてテスト
の実行をモニタすることを命令する。ＥＴＣがスキャン
パスに接続されテストを命令されるとそれはスタンドア
ローンの仕方でＴＡＰから独立して作動する。しかしな
がらもし外部入力がそうするように外部入力を受信すれ
ば任意の時にＴＡＰはＥＴＣに停止を命令し、スキャン
パスの制御を取り戻すように命令することができる。

【００６４】例示の図３３Ｂは、ＥＴＣとの協同動作の
ためのＴＡＰデザインを図示する。一つの通信レジスタ
がＴＤＩからスキャン可能であり、これによりＣＢＵＳ
経由でＥＴＣへのコマンドとデータを更新しＣＢＵＳ経
由でＥＴＣからのステータス情報を捕捉しスイッチ３３
１、３３３、３３５経由で図３３Ａのスキャンパスを制
御するためにＴＡＰまたはＥＴＣを選択するＴＡＰ／Ｅ
ＴＣ信号を更新する。図３３Ａの通信レジスタおよび全
てのスキャンレジスタはたとえばＩＥＥＥ ＳＴＤ １
１４９．１に記述されたような在来のＩＥＥＥ ＳＴＤ
１１４９．１テストデータレジスタでありえる。図３
３ＢのＣＴＬ出力は好ましくは在来の１１４９．１スキ
ャン制御であり、１１４９．１命令レジスタからのテス
トデータレジスタ選択信号を含み１１４９．１ＴＡＰコ
ントローラからの制御信号を捕捉しシフトし更新する。
ＣＴＬ出力はＴＡＰがＴＡＰ／ＥＴＣにより選択された
ときに図３３Ａ中の全てのスキャンパスの選択と作動を
制御する。ＣＴＬ出力の中の前記の信号はまた通信レジ
スタと１１４９．１バイパスレジスタの選択と作動を制
御する。命令レジスタは在来の１１４９．１動作により
ＴＡＰコントローラから制御される。

【００６５】図３４はＥＴＣのアークテクチャの例を示
す。ＥＴＣはテストを制御するためのデータプロセッサ
回路と、ＴＡＰと通信するためにＣＢＵＳに接続された
通信レジスタ（ＣＲＥＧ）と、一時的なテストプログラ
ム／データ記憶のためのＲＡＭと、永久的テストプログ
ラム／データ記憶のためのＲＯＭと、スキャンパスへア
クセスするためのスキャン資源とデジタル回路の自動テ
ストのための組み込みセルフテスト（ＢＩＳＴ）資源
と、デジタルまたはアナログ回路をテストするためのア
ナログ資源を有する。プロセッサはＲＡＭ、ＲＯＭ、お
よび他の図示された資源にＩ／Ｏ母線を通じて通信す
る。

【００６６】例示の図３５はＥＴＣのスキャン資源を示
し、これにはスキャン制御レジスタ３５１、スキャン出
力レジスタ、スキャン入力レジスタが含まれる。このＥ
ＴＣはスキャン資源をスキャンパスにアクセスするため
に使用する。テストプログラムの最初において、プロセ
ッサ（図３４）はテスト開始以前にスキャンパスを設定
する必要がある。たとえば第１のテスト設定手順はＤＳ
Ｃ、ＡＳＣ、ＡＴＩ内に初期値をロードするためにテス
トアクセスグリッドデータスキャンパス５１の走査を含
むであろう。第２のテスト設定手順はパス５１のビット
長（図５Ａ、６Ａ、７Ａ参照）を壊して特定回路のテス
トのためのより速い走査のためにパス５１を最適化する
テストアクセスグリッド制御スキャンパス５２の走査を
含むであろう。第３のテスト設定手順はテストアクセス
グリッドスキャンパスへテストすべき回路を接続するテ
ストポイントスキャンパス１６１の走査を含むであろ
う。これらの設定手順の後に回路上で走査テストが実行
される。ＥＴＣのプロセッサ回路はレジスタ３５１中に
あらかじめキャプチャ・シフト・更新制御とパス選択制
御を備えることができ、これは関連の在来のＴＡＰスキ
ャンパス制御を模擬する。図３５（および図３６Ａ）は
図３３Ａのスイッチ（図示無し）を介してスキャンパス
にあらかじめ結合されたＥＴＣを示す。スキャンインレ
ジスタおよびスキャンアウトレジスタは、Ｉ／Ｏ母線を
通じてプロセッサ回路で並列にアクセス可能であり、こ
うして、ＥＴＣプロセッサがＩＣの任意の選択されたコ
ア回路とデータ通信をすることが可能になる。

【００６７】例示の図３６は、一つのコントローラと、
シリアルデータジェネレータ／トランスミッタ（ＤＧ
Ｔ）と、シリアルデータコンパクタ／レシーバ（ＤＣ
Ｒ）と、シリアル出力制御レジスタ（ＯＣＲ）を含むＥ
ＴＣのＢＩＳＴ資源を図示する。ＥＴＣは、テストポイ
ントおよびテスト経路によりテストアクセスグリッドス
キャンパス５１に結合された回路へ自動的にテストデー
タを生成／送信し、またそこからテストデータを圧縮／
受信するために、ＢＩＳＴ資源を使用する。パス５１の
長さは減少できる（図５Ａ、６Ａ、７Ａ参照）が、時に
はテスト中の回路からの出力に加えるべき入力よりも多
いスキャンビット位置がパス５１中にあり、それは、限
られた数の連続未使用ビットしかパス５１中でレジスタ
の問題無しにバイパスできないからである。連続未使用
ビットのストリングにおいて、一つまたはそれ以上のそ
れらのビットは、データの正しいレジスタを確保するた
めにパス内に留保される。これらの留保されたスキャン
ビットは、ＢＩＳＴ資源およびテスト中の組み合わせロ
ジックに接続して示されたスキャンパス５１内にＸで示
される。テスト中に組み合わせロジック中に出力した
り、そこから入力を得たりするスキャンビット位置は、
それぞれ Ｏ および Ｉ で示されている。

【００６８】ＤＧＴは、生成と転送の二つの動作モード
を有する。生成モードについて、ＤＧＴは、スキャンパ
スをシーケンスアウトする疑似ランダムパターンシーケ
ンスとシフトを生成する在来のリニアフィードバックシ
フトレジスタを含む。転送モードについて、ＤＧＴは、
Ｉ／Ｏ母線からデータを並列に入力し、スキャンパスへ
データを直列に出力するために、一つのレジスタを含
む。転送モードにおいて、ＥＴＣのデータプロセッサ
は、Ｉ／Ｏ母線経由でＤＧＴにデータを書き込む。

【００６９】ＤＣＲは、圧縮と受信の二つのモードを有
する。圧縮モードについて、ＤＣＲは、スキャンパスか
ら直列データを受信し、それをシグネチャに圧縮する在
来のシングルインプットシグネチャ解析器を含む。受信
モードについて、ＤＣＲは、スキャンパスから直列デー
タを受信し、Ｉ／Ｏ母線へ並列にデータを出力するレジ
スタを含む。ＥＴＣのデータプロセッサは、ＤＣＲから
Ｉ／Ｏ母線経由でデータを読み取る。

【００７０】ＤＧＴのデータ生成モードおよびＤＣＲの
データ圧縮モードは良く知られた在来のＢＩＳＴ動作で
ある。同様に、ＤＧＴのデータ転送モードおよびＤＣＲ
のデータ受信モードは良く知られた在来のスキャンテス
ト動作である。

【００７１】テスト中に、典型的なＢＩＳＴコントロー
ラはスキャンパスを制御して、ＤＧＴからのデータを受
信して、そのデータをテスト中の回路へ更新し、次にス
キャンパスを制御して、テスト中の回路からデータを捕
捉して、このデータをＤＣＲへ出力する。典型的なＢＩ
ＳＴアプリケーションにおいて、ＤＧＴとＤＣＲの間に
接続されたスキャンパスのビット長は、テスト中の回路
の入力と出力の和に等しく、入力当たり１ビット、出力
当たり１ビットであり、入力ビットと出力ビットの間に
インタリービング無しである。しかしながら、上に与え
られた理由により、図３６Ａのなかのスキャンビットの
数は、テスト中の回路の入力と出力の和に、たまにしか
等しくない。その上、このＯおよびＩビットは、図３６
に示されたスキャンパスにインタリーブされることが正
常に予想されて、その理由は、スキャンパスは多くの回
路をテストするために再利用可能であり、従って何らか
の特定の回路をテストするためにカスタム設計されない
からである。インターリーブされたＩビットとＯビット
およびスキャンパスビットの数とテスト中の回路の入力
と出力の和との間の不一致を受け入れるために、下記の
二つの基本的な法則が適用される。

【００７２】法則１−スキャンパス出力ビット位置
（Ｏ）のみがＤＧＴからデータを更新できる。法則２−
スキャンパス入力ビット位置で捕捉されたデータ（Ｉ）
のみがＤＣＲへの入力であり得る。

【００７３】これらの法則をインプリメントするため
に、ＢＩＳＴ資源は前に指摘した付加的なＯＣＲとＩＣ
Ｒの回路を含む。ＢＩＳＴ動作の前に、プロセッサはＩ
／Ｏ母線を介して、ＯＣＲとＩＣＲへ制御データを並列
にロードする。ＯＣＲにロードされた制御データは、Ｄ
ＧＴをプログラムして、テスト刺激データがスキャンパ
スのＯ（アウトプット）ビット位置だけへシフトするよ
うにする。ＩＣＲにロードされた制御データが、ＤＣＲ
をプログラムして、スキャンパスのＩ（インプット）ビ
ット位置位置で捕捉されたデータだけを入力するように
する。ＯＣＲにロードされた制御データが、テスト中の
選択された回路のスキャンパスＯビット位置のロケーシ
ョンをマップする。ＩＣＲにロードされた制御データ
が、テスト中の選択された回路のスキャンパスＩビット
位置のロケーションをマップする。ＯＣＲおよびＩＣＲ
が、テストアクセスグリッドスキャンパスを通じて名ス
キャン動作のための全てのＩおよびＯビットマッピング
データを記憶するのに充分なほど大きくなければ、プロ
セッサは、テスト中に、追加のマッピングデータを供給
するように、ＯＣＲとＩＣＲに通信しなければならない
であろう。

【００７４】テスト開始に先立って、ＤＧＴがジェネレ
ータまたはトランスミッタとして動作する用にセットさ
れ、ＤＣＲが圧縮器または受信器として作動するように
セットされる。ＢＩＳＴ資源がテストを開始すると、２
−ツウ−１マルチプレクサ３６３がスキャンパス、ＯＣ
Ｒ、ＤＧＴ、ＤＣＲ、ＩＣＲへスキャン制御を出力す
る。マルチプレクサ３６３の一つの入力がレジスタ３６
４へ接続され、ＥＴＣのデータプロセッサ回路が図３５
に関して前述したようにスキャン制御を提供できるよう
にする。マルチプレクサ３６３のもう一つの入力は、テ
ストコントローラ回路ＴＣの出力で駆動され、これはデ
ータプロセッサ回路よりも速い速度で要求された捕捉・
シフト・更新の制御を提供できる。プロセッサは選択信
号ＳｅｌをＩ／Ｏ母線を経由してレジスタ３６４へロー
ドして、マルチプレクサ３６３を制御する。

【００７５】図３６Ｂは、ＴＣの一例を示し、ステート
マシン回路ＳＭとカウンタ回路ＣＮＴ１およびＣＮＴ２
を含む。これらのカウンタは、Ｉ／Ｏ母線からカウント
情報をロードされ、ＣＮＴ２はスキャンパスのビット長
に対応する情報を受け取り、ＣＮＴ１はこのパスのシフ
トイン／アウトすべきテストパターンの数に対応する情
報を受け取る。ＣＮＴ２は、各ビットシフトと共にカウ
ントし、出力するときにＣ２Ｃ信号を出力し、また、Ｃ
ＮＴ１は、各更新をカウントし、出力するときに信号Ｃ
１Ｃを出力する。データプロセッサがレジスタ３６４に
ラン信号をロードすると、ステートマシンＳＭが図３６
Ｂに示されたステートダイヤグラムにより作動し始め、
すなわち信号Ｃ１Ｃが全てのパターンが付けられたこと
を示すまで、在来の捕捉・シフト・更新の制御を出力す
る。信号Ｃ２は与えられたシフトシーケンスが完了した
ことを示す。パス選択情報が３６５でレジスタ３６４か
ら与えられ、そのようにＴＣ出力は関連の在来のＴＡＰ
スキャン制御を模擬する。

【００７６】最初に図３６Ａのなかで、第１データパタ
ーンを、Ｘ、Ｉ、Ｏビットロケーションにロードするた
めに、スキャンパス５１がスキャンされなければならな
い。この最初のスキャン動作の間に、ビットマッピング
データは、パス５１内のスキャンに同期して、３６１で
ＯＣＲからシフトアウトする。ＸビットまたはＩビット
の一つがスキャンパスに入力されると、ＤＧＴは、ＤＧ
Ｔの作動／保持入力（Ｏ／Ｈ）に接続されたＯＣＲ出力
３６１により、保持モードに置かれる。ＤＧＴデータ
（Ｏビットの一つ）がスキャンパスに入力されていると
き、ＤＧＴはＤＧＴのＯ／Ｈ入力に接続されたＯＣＲ出
力３６１により作動モードに置かれる。最初のスキャン
動作の終わりに、Ｏビット位置はＤＧＴからの刺激デー
タを含み、ＸおよびＩビット位置はダミーデータをを含
む。もしＤＧＴがデータジェネレータとして動作すれ
ば、Ｏビット位置はＤＧＴにより生成されたデータで満
たされるであろう。もしＤＧＴがデータトランスミッタ
として動作すれば、Ｏビット位置はＥＴＣのＲＯＭまた
はＲＡＭからにデータで満たされる。スキャンパスをロ
ードした後に、刺激データは、組み合わせロジックへ更
新され、それから応答データが組み合わせロジックから
捕捉される。

【００７７】捕捉動作に従って、ＩＣＲは可能にされて
ＤＣＲへビットマップデータを出力する。捕捉されたデ
ータがＤＣＲへシフトされるので、ＩＣＲから３６２で
ＤＣＲの作動／保持（Ｏ／Ｈ）入力へシフトアウトされ
るビットマップデータは、このデータがＤＣＲへ入力さ
れるべきか、それともＤＣＲにより無視されるべきかを
決定する。ビットマップデータは、ＤＣＲに、スキャン
パスからＩビットの位置に入力することだけを許容す
る。もしＤＣＲがデータ圧縮機として作動すれば、それ
が生成するシグネチャはスキャンパスからＩビット位置
だけのシグネチャであろう。同様に、もしＤＣＲがデー
タ受信器として作動すれば、それが受信するデータはス
キャンパスからＩビット位置からだけであろう。スキャ
ンパスがＤＣＲへ出力するテスト応答データを出力して
いる間に、、ＤＧＴはスキャンパスへ次のテスト入力パ
ターンを入力している。このビットマップされた入力／
出力プロセスは、組み合わせロジックのテストが完了す
るまで継続する。

【００７８】図３６ＡのＢＩＳＴ資源のＳＩ線、ＳＯ
線、ＣＴＬ線および図３５のスキャン資源は、ＥＴＣデ
ータプロセッサの制御の下にＥＴＣ境界へマルチプレク
スされる。ＥＴＣデータプロセッサは、例えば在来の８
ビットマイクロプロセッサコアデザインにより実現され
る。

【００７９】図３６のＢＩＳＴ資源の動作もまた、スキ
ャンパス５１（図６Ａの６５参照）へアクセスするため
にＴＡＰを使用する外部テスタにより実行される。

【００８０】例示の図３７は、コントローラ、刺激ジェ
ネレータ、応答評価器を含むＥＴＣアナログ資源を図示
する。このアナログ資源は、ＥＴＣ境界でＡＳＢ線とＡ
ＲＢ線（図６参照）へ切り替え可能に接続し得るもので
あり得る。ＡＳＣは、複数のグリッド線４３、経路指定
層、テストポイント４１を経由して回路１ないしＮへ接
続可能である。ＥＴＣプロセッサは、Ｉ／Ｏ母線を通じ
てアナログ資源と通信して、選択された開路上でアナロ
グテストを設定し、実行する。

【００８１】コントローラ３７０は、刺激ジェネレータ
と応答評価器を調節して、ＥＴＣプロセッサにより選択
された開路上でテストを実行する。アナログ資源は、三
つのタイプのテスト、すなわち、遅延テスト、利得／損
失テスト、位相テストを提供する。ある回路がテストの
ために選択されると、ＥＴＣスキャン資源が使用でき
て、回路の入力をＡＳＢ，ＡＳＣ、グリッド線、経路指
定層、テストポイントを経由して刺激ジェネレータの出
力へ接続する。選択された回路からの出力は、ＡＲＢ、
ＡＳＣ、グリッド線、経路指定層、テストポイント、を
経由し、ＥＴＣスキャン資源を使用して、応答評価器の
入力へ接続される。全てのテストは、刺激ジェネレータ
からの刺激出力を、応答評価器への応答入力に対して比
較することにより動作する。回路をテストする前に、テ
ストされる回路の入力と出力を校正するために、アナロ
グ資源が設定される。

【００８２】入力の校正は、下記のステップを通じて行
われる。（１）ＡＳＢから一つの信号を入力してＡＲＢ
で出力するために、テストされる回路の入力に接続され
たＡＳＣ３７１が設定される（図６Ｂ参照）。（２）刺
激ジェネレータが方形波信号ＡＳＢで出力し、これはＡ
ＳＣと応答評価器で受信される。（３）応答評価器は、
刺激ジェネレータから受信した方形波とＡＲＢ経由でＡ
ＳＣからフィードバックされた方形波の間の遅延の差を
測定し、記憶する。（４）刺激ジェネレータは、ＡＳＣ
と応答評価器へセット振幅を出力する。（５）応答評価
器は、刺激ジェネレータから受信した正弦波とＡＳＣか
ら帰還された正弦波の間の振幅の差を測定し記憶する。
（６）刺激ジェネレータは、セット周波数の正弦波をＡ
ＳＣと応答評価器へ出力する。（７）応答評価器は刺激
ジェネレータから受信した正弦波とＡＳＣからフィード
バックされた正弦波の間の位相の相違を測定し、記憶す
る。

【００８３】出力校正は、上記と同じステップ７で行わ
れるが、しかしテストされる回路の出力に接続されたＡ
ＳＣ３７２を使用してである。入力および出力の校正手
順は、グリッド線、経路指定層およびＡＳＣのテストポ
イントが遅延、利得／損失に有するもの、および回路上
で遂行される位相テストに影響するものを示すデータを
提供する。実際のテストが遂行されるとき、校正手順か
ら得られるデータを、実際の回路テストの結果の修正に
使用して、遅延、利得／損失、位相の測定に関する回路
性能の一層正確な測定を得ることができる。例えば、も
し校正データが１００ピコ秒の入力負荷遅延と２００ピ
コ秒の出力負荷遅延を示し、回路遅延テストが入力から
出力までに１ナノ秒の遅延を示したならば、回路を通じ
ての実際の入力から出力までの遅延は、７００ピコ秒
（１ナノ秒−３００ピコ秒）に一層近いであろう。

【００８４】遅延テストは、下記のステップで行われ
る。（１）入力ＡＳＣ３７１と関連のテストポイント４
１がＡＳＢを回路入力に接続するようにセットされ、出
力ＡＳＣ３７２と関連のテストポイント４１がＡＲＢを
回路出力に接続するようにセットされる。（２）刺激ジ
ェネレータが方形波を回路入力と応答評価器に出力す
る。（３）応答評価器が、刺激ジェネレータから受信し
た方形波と回路出力から受信した方形波の間の遅延の差
を測定し、記憶する。

【００８５】利得／損失テストは下記のステップで行わ
れる。（１）入力ＡＳＣ３７１と関連のテストポイント
４１がＡＳＢを回路入力に接続するようにセットされ、
出力ＡＳＣ３７２と関連のテストポイント４１がＡＲＢ
を回路出力に接続するようにセットされる。（２）刺激
ジェネレータが固定振幅の正弦波を回路入力と応答評価
器に出力する。（３）応答評価器が、刺激ジェネレータ
から受信した正弦波と回路出力から受信した正弦波の間
の振幅の差を測定し、記憶する。

【００８６】位相テストは下記のステップで行われる。
（１）入力ＡＳＣ３７１と関連のテストポイント４１が
ＡＳＢを回路入力に接続するようにセットされ、出力Ａ
ＳＣ３７２と関連のテストポイント４１がＡＲＢを回路
出力に接続するようにセットされる。（２）刺激ジェネ
レータが正弦波周波数を回路入力と応答評価器に出力す
る。（３）応答評価器が、刺激ジェネレータから受信し
た正弦波と回路出力から受信した正弦波の間の位相の差
を測定し、記憶する。

【００８７】理解すべきことは、ＥＴＣの内部アナログ
資源で遂行される校正、遅延テスト、利得／損失テス
ト、位相テストは、図６ＡのＡＴＩのＡＴ１またはＡＴ
２二節即された外部テスタによっても遂行され得ること
である。明確にすべきことは、ＥＴＣの上記の全ての動
作は、ＴＡＰとＡＴＩに接続された外部テスタ６５を使
用しても達成できることである。

【００８８】上記したテストおよびエミュレーション動
作を遂行するためにＩＣパワーが必要なので、図４Ａの
テストアクセスグリッドにアクセスするためにＩＣ電源
パッドを使用できない。こうして、ＩＣ電源パッドはパ
ッドスイッチを備えておらず、図６のグリッド線のいず
れにもアクセスしない。ＴＡＰとＡＴＩはテスト／エミ
ュレーション動作を遂行するために使用されるので、Ｔ
ＡＰおよびＡＴＩパッドはパッドスイッチを備えておら
ず、図６のグリッド線のいずれにもアクセスしない。従
ってＩＣパッドからアクセスできるグリッド線の数を最
大化するためには、電源パッドとＴＡＰ・ＡＴＩパッド
が、テストアクセスグリッドの図形に関して、互いに反
対に位置していて、グリッド線を結合できる対向して位
置するパッドのペアの数を最大にできるのが望ましい。

【００８９】図３８は、そうしたパッド装置の一例を示
し、ここで各電源パッドは、電源パッドまたはＴＡＰパ
ッドからダイを横断して、対向して配置されている。そ
のとき可能な範囲で、ＴＡＰ、ＡＴＩ、電源パッドは互
いにペアにして相互に対向した関係でＩＣダイの反対側
に配置でき、例えばＴＭＳとＴＣＫパッドの間の図示さ
れた関係で、ＴＭＳおよびＴＣＫパッドにより定義され
た線３８１は、図４Ａのパッド１および１９２に関連し
たグリッド線に関して実質上平行の関係に展開してい
る。ＴＡＰ、ＡＴＩ、電源パッドのこの配置は、ＩＣパ
ッドからアクセスできるグリッド線の数を有利に最大化
する。言い換えれば、もしＴＭＳとＴＣＫが図４の相互
に対向したパッド１とパッド１９２それぞれ割り当てら
れていれば、そのときは一つのグリッド線だけが犠牲に
され、一方、もしＴＭＳがパッド１に割り当てられ、Ｔ
ＣＫがパッド１６０に割り当てられれば二つのグリッド
線が犠牲にされる。

【００９０】注意すべきは、グリッド線が、例えば図３
８のＴＭＳパッドとＴＣＫパッドの間に延びて位置でき
ることであり、しかしそうしたグリッド線はもちろんス
キャンでのみアクセスできることである。また注意すべ
きは、任意の希望する数のスキャンでのみアクセスでき
るグリッド線が、ＩＣ内の希望する場所のどこにでも備
えることができることである。そうしたスキャンアクセ
スのみ可能なグリッド線は、どのスイッチにも接続され
ていない点を除けば、図６Ａのグリッド線と同一であ
る。

【００９１】本書に開示した全てのＣＳＵセルはＩＣの
パワーアップに際して在来の仕方でＴＡＰからリセット
されるべきである。ＣＳＵ２３（図２）のリセット状態
は絶縁素子２５がパッドを機能回路へ接続させる。ＣＲ
５ないしＣＲ１０（図１６Ａないし図２１Ａ）における
デコーディングは好ましくはＣＳＵセルのリセット状態
に応答して、ＩＴＰ、ＯＴＰ、ＥＴＰ、ＢＴＰがそれら
のそれぞれのノーマルモード（モニタリングなし）を取
るようにさせる。他の全てのＣＳＵセルはリセットの時
に関連のテスト回路を不能にさせる。

【００９２】上記にこの発明を例示の実施例で説明して
きたがこの説明は発明の範囲を制限するものではなく、
多様な実施例において実行できる。

【００９３】以上の説明に関してさらに以下の項を開示
する。

【００９４】（１）集積回路の通常の作動機能を遂行す
る機能回路であって、集積回路を横切って分布する複数
のノードを含むものと、集積回路を横切って広がり、あ
る長さを有する導電性信号コレクタと、前記信号コレク
タにその長さに沿ったそれぞれの位置で接続される多数
の信号パスであって、各前記信号は、前記ノードの各一
つに接続可能であるものと、前記信号コレクタに選択的
に接続可能であり、前記信号パスから集めた信号をそこ
から受け取るボンドパッドとを、含んでなる集積回路。

【００９５】（２）集積回路の通常の作動機能を遂行す
る機能回路であって、集積回路を横切って分布する複数
のノードを含むものと、集積回路を横切って広がり、あ
る長さを有する導電性信号ディストリビュータと、前記
信号ディストリビュータにその長さに沿ったそれぞれの
位置で接続される多数の信号パスであって、各前記信号
は、前記ノードの各一つに接続可能であるものと、前記
信号ディストリビュータに選択的に接続可能であり、前
記信号パスから集めた信号をそこから受け取るボンドパ
ッドとを、含んでなる集積回路。

【００９６】（３）ボンドパッドと前記ボンドパッドに
結合された静電気放電保護回路と前記静電気保護回路を
選択的に不能にするために前記静電気放電保護回路に接
続された制御回路を含んでなる集積回路。

【００９７】（４）集積回路の正常な作動機能を遂行す
る機能回路で多数の機能ノードを含むものと前記機能回
路の任意の一つに接続できる更新出力ノードを有する更
新メモリを含むスキャンセルを含んでなる集積回路。

【００９８】（５）集積回路の正常な作動機能を遂行す
る機能回路であって前記集積回路を横切って分布する多
数のノードを含むものと、前記集積回路を横切って広が
りある長さを有する導電性の信号コレクタと、その前記
長さに沿ってそれぞれの位置に置いて前記信号コレクタ
に接続された多数の信号パスであって、各信号パスは前
記ノードのそれぞれ一つに結合可能なものと、前記信号
パスから集められた信号をそこから受け取るために前記
信号コレクタに結合されたスキャンパスを含んでなる集
積回路。

【００９９】（６）集積回路の正常な作動機能を遂行す
る機能回路であって前記集積回路を横切って分布する多
数のノードを含むものと、前記集積回路を横切って広が
りある長さを有する導電性の信号ディストリビュータ
と、その前記長さに沿ってそれぞれの位置に置いて前記
信号ディストリビュータに接続された多数の信号パスで
あって、各信号パスは前記ノードのそれぞれ一つに結合
可能なものと、前記信号パスへ分配された信号をそこか
ら受け取るために前記信号ディストリビュータに結合さ
れたスキャンパスを含んでなる集積回路。

【０１００】（７）第１および第２のボンドパッドと前
記第１ボンドパッドが前記に第２ボンドパッドを入力パ
ッドまたは出力パッドとして校正できるように前記複数
のボンドパッドに接続された入力／出力方向コントロー
ラを含んでなる集積回路。

【０１０１】（８）テスト中の回路からのテスト応答を
並列に受け取るための一群の入力ビットを含む多数のビ
ットを有する並列アクセススキャンレジスタであって前
記入力ビット群は前記スキャンレジスタ内に非連続的に
位置するものと前記スキャンレジスタから前記テスト応
答を直列に受信するために前記スキャンレジスタに接続
されたデータ受信器と前記スキャンレジスタから前記入
力ビットのみを受信することを前記データ受信器に可能
にするための前記データ受信器に接続されたビットマッ
パを含んでなるスキャンアーキュテクチャ。

【０１０２】（９）集積回路の正常な作動機能を遂行す
るための機能回路と、前記機能回路に結合され、前記機
能回路をテストするためのスキャン動作を遂行するため
の制御とデータ入力に応答するスキャン回路と、前記制
御およびデータ入力の全てを集積回路内に生成するため
の集積回路内に埋め込まれたテストコントローラを含ん
でなる集積回路。

【０１０３】（１０）集積回路の正常な動作機能を遂行
する機能回路であって前記集積回路を横切って分布する
多数のノードを含むものと、多数のボンドパッドと多数
の導体信号コレクタであって、各前記信号コレクタはあ
る長さを有し、また前記ボンドパッドのそれぞれのペア
の間を一般に直線方向に前記集積回路を横切って広が
り、前記信号コレクタは一般に互いに平行に延びており
各前記信号コレクタはその前記長さに沿ったそれぞれの
位置においてそこに接続された多数の信号パスを有し、
各前記信号パスは前記ノードのそれぞれ一つに接続可能
であるものと各前記ボンドパッドのペアの一つの前記ボ
ンドパッドであって、関連する信号コレクタに選択的に
接続可能であるものと、前記信号コレクタがそこに広が
る方向に一般に平行な直線を定義する前記ボンドパッド
の更なるペアであって、前記ボンドパッドの更なるペア
の一つは電源ボンドパッドであって、前記更なるボンド
パッドのパアの他のものは外部スキャンテストコントロ
ーラに接続可能であるものを含んでなる、前記集積回
路。

【０１０４】（１１）集積回路の正常な動作機能を遂行
する機能回路であって前記集積回路を横切って分布する
多数のノードを含むものと、多数のボンドパッドと多数
の導体信号コレクタであって、各前記信号コレクタはあ
る長さを有し、また前記ボンドパッドのそれぞれのペア
の間を一般に直線方向に前記集積回路を横切って広が
り、前記信号コレクタは一般に互いに平行に延びており
各前記信号コレクタはその前記長さに沿ったそれぞれの
位置においてそこに接続された多数の信号パスを有し、
各前記信号パスは前記ノードのそれぞれ一つに接続可能
であるものと各前記ボンドパッドのペアの一つの前記ボ
ンドパッドであって、関連する信号コレクタに選択的に
接続可能であるものと、前記信号コレクタがそこに広が
る方向に一般に平行な直線を定義する前記ボンドパッド
の更なるペアであって、前記ボンドパッドの更なるペア
の一つは電源ボンドパッドであって、前記更なるボンド
パッドのパアの他のものは外部スキャンテストコントロ
ーラに接続可能であるものと、前記信号コレクタが広が
る方向に一般に平行な直線を定義する前記ボンドパッド
の更なるペアであって前記ボンドパッドの更なるペアの
両方は電源ボンドパッドであるものを含んでなる、前記
集積回路。

【０１０５】（１２）集積回路の正常な動作機能を遂行
する機能回路であって前記集積回路を横切って分布する
多数のノードを含むものと、多数のボンドパッドと多数
の導体信号コレクタであって、各前記信号コレクタはあ
る長さを有し、また前記ボンドパッドのそれぞれのペア
の間を一般に直線方向に前記集積回路を横切って広が
り、前記信号コレクタは一般に互いに平行に延びており
各前記信号コレクタはその前記長さに沿ったそれぞれの
位置においてそこに接続された多数の信号パスを有し、
各前記信号パスは前記ノードのそれぞれ一つに接続可能
であるものと各前記ボンドパッドのペアの一つの前記ボ
ンドパッドであって、関連する信号コレクタに選択的に
接続可能であるものと、前記信号コレクタがそこに広が
る方向に一般に平行な直線を定義する前記ボンドパッド
の更なるペアであって、前記ボンドパッドの更なるペア
の一つは電源ボンドパッドであって、前記更なるボンド
パッドのパアの他のものは外部スキャンテストコントロ
ーラに接続可能であるものと、前記信号コレクタが広が
る方向に一般に平行な直線を定義する前記ボンドパッド
の更なるペアであって前記ボンドパッドの更なるペアの
両方は外部のスキャンテストコントローラに接続可能で
あるものを含んでなる、前記集積回路。

【０１０６】（１３）集積回路の正常な動作機能を遂行
する機能回路であって、前記集積回路を横切って分布す
る多数のノードを含むものと前記集積回路を横切って広
がりある長さを有する導電性信号コレクタとその長さに
沿ったそれぞれ位置において前記信号コレクタに接続さ
れる信号パスの第１群であり、前記第１群の各前記信号
パスは前記ノードの第１群のそれぞれの一つに接続可能
であるものと信号パスの前記第１群から集められた信号
をそこから受け取るための前記信号コレクタに結合され
たボンドパッドと集積回路を横切って広がりある長さを
有する導電性信号ディストリビュータとその長さに沿っ
たそれぞれの位置で前記信号ディストリビュータに接続
される信号パスの第２群であって、前記第２群の各前記
信号パスは前記ノードの第２群のそれぞれの一つに接続
可能であるものと信号パスの前記第２群へ分配される信
号をそこへ供給するための前記信号ディストリビュータ
に結合されたスキャンパスを含んでなる、前記集積回
路。

【０１０７】（１４）集積回路の正常な動作機能を遂行
する機能回路であって、前記集積回路を横切って分布す
る多数のノードを含むものと前記集積回路を横切って広
がりある長さを有する導電性信号コレクタとその長さに
沿ったそれぞれ位置において前記信号コレクタに接続さ
れる信号パスの第１群であり、前記第１群の各前記信号
パスは前記ノードの第１群のそれぞれの一つに接続可能
であるものと信号パスの前記第１群から集められた信号
をそこから受け取るための前記信号コレクタに結合され
たスキャンパスと集積回路を横切って広がりある長さを
有する導電性信号ディストリビュータとその長さに沿っ
たそれぞれの位置で前記信号ディストリビュータに接続
される信号パスの第２群であって、前記第２群の各前記
信号パスは前記ノードの第２群のそれぞれの一つに接続
可能であるものと信号パスの前記第２群へ分配される信
号をそこへ供給するための前記信号ディストリビュータ
に結合されたスキャンパスを含んでなる、前記集積回
路。

【０１０８】（１５） 埋め込まれたコアのためのボン
ドパッドアクセス（４１、１４１）のための信号コレク
タ（４３）を含む集積回路。

【図面の簡単な説明】

【図１】機能回路と混合したテストおよびエミュレーシ
ョン回路を有する在来の集積回路。

【図２】この発明によるパッド隔離機能。

【図３】この発明による集積回路であって、回路の三つ
の独立した概念的な層として、機能回路、テスト経路指
定層、テストアクセスグリッドを有する。

【図４】Ａは、図３Ａのテストアクセスグリッドを、よ
り詳細に示す。Ｂは、図４Ａおパッドスイッチを、より
詳細に示す。Ｃは、図４Ｂの制御回路を、より詳細に示
す。Ｄは、図４Ｃのデコーダ回路のための真理値表を、
より詳細に示す。Ｅは、図４Ａのパッドスイッチとパッ
ド方向線の間の接続を示す。

【図５】Ａは、図４Ａのグリッド線に接続されたディジ
タルスキャンセルを示す。Ｂは、図５Ａに示されたディ
ジタルスキャンセルを、より詳細に示す。Ｃは、図５Ｂ
に示された制御回路を、より詳細に示す。

【図６】Ａは、図４Ａのグリッド線に接続されたアナロ
グおよびディジタルスキャンセルを示す。Ｂは、図６Ａ
のアナログスキャンセルを、より詳細に示す。Ｃは、図
６Ｂの制御回路を、より詳細に示す。Ｄは、図６Ａのア
ナログテストインターフェイスを、より詳細に示す。

【図７】図６Ａのディジタルスキャンセル、アナログス
キャンセル、アナログテストインターフェイスの種々な
可能な構成を示す。

【図８】テストアクセスグリッドのグリッド線と機能回
路のなかに埋め込まれたテストポイントとの間のテスト
経路指定層の接続を概念的に示す。

【図９】テストアクセスグリッドを使用してアクセスで
きるディジタル回路の種々な方法を示す。

【図１０】テストアクセスグリッドを使用してアクセス
できるアナログ回路の種々な方法を示す。

【図１１】テストアクセスグリッドを使用してアクセス
できるアナログ・ツー・ディジタル回路の種々な方法を
示す。

【図１２】テストアクセスグリッドを使用してアクセス
できるディジタル・ツー・アナログ回路の種々な方法を
示す。

【図１３】Ａは、図３Ａのパッドおよび概念的な回路層
と組み合わされた境界スキャンセルおよび静電気放電保
護回路と、図６Ａのテストアクセスポートおよびアナロ
グテストインターフェイスを示す。Ｂは、図１３Ａの静
電気放電保護回路を一層詳細に示す。Ｃは、異なった電
源電圧を有する集積回路にインターフェイスするとき
に、図１３Ｂの静電気保護回路がどのように使用され得
るかを示す。Ｄは、図１３Ｂの静電気放電保護回路の多
数を制御する装置を示す。

【図１４】機能回路内に埋め込まれたテストポイントの
複数の群を示し、各グループはテストアクセスグリッド
のそれぞれのグリッド線に接続されている。

【図１５】集積回路内のディジタル回路コアをテストす
るための在来のスキャン設計を示す。

【図１６】Ａは、集積回路内の回路コアとテストアクセ
スグリッド経由で回路コアをテスト可能にするテストア
クセスグリッドへ接続された入力テストポイントと出力
テストポイントを示す。Ｂは、図１６Ａの入力テストポ
イントを一層詳細に示す。Ｃは、図１６Ａの出力テスト
ポイントを一層詳細に示す。Ｄは、図１６Ｂの母線ホル
ダ回路を一層詳細に示す。

【図１７】Ａは、集積回路の複数の回路コアの間に接続
され、また回路コアのテストを可能にするためのテスト
アクセスグリッドのも接続される外部テストポイントを
示す。Ｂは、図１７Ａの外部テストポイントを一層詳細
に示す。

【図１８】Ａは、集積回路の複数の回路コアの間に結合
され、またテストアクセスグリッドに結合されるもう一
つの外部テストポイントを示す。Ｂは、Ａに示された外
部テストポイントの詳細を示す。

【図１９】双方向ディジタル信号線を有するコアをテス
トするために使用される在来のスキャンセル設計を示
す。

【図２０】Ａは、複数の回路コアに結合され、双方向デ
ィジタル信号線を有する回路コアをテストするためのテ
ストアクセスグリッドに接続される双方向テストポイン
トを示す。Ｂは、図２０Ａの双方向テストポイントを、
より詳細に示す。

【図２１】Ａは、図２０Ａに類似するが、双方向ディジ
タルテストポイントの代案の実施例を示す。Ｂは、図２
１Ａの双方向ディジタルテストポイントを、より詳細に
示す。

【図２２】Ａは、テストアクセスグリッドを経由して一
つのマスタ回路コアと多数のスレーブ回路コアにアクセ
スできるように配列した双方向テストポイント、入力テ
ストポイント、出力テストポイントを図示する。Ｂは、
図２２Ａの入力テストポイントと双方向テストポイント
の間の相互接続を、より詳細に示す。

【図２３】図２２Ａのスレーブ回路コアへパッドアクセ
スできるようにするための図４ＡのパッドスイッチのＩ
／Ｏプログラム可能性を概念的に示す。

【図２４】機能回路内の多数のノードがテストアクセス
グリッド経由でモニタされ得る装置を示す。

【図２５】図４Ａおよび図６Ａに図示された構造を使用
するアナログ回路にアクセスする種々なモードを図示す
る。

【図２６】図４Ａないし図６Ａの構造を使用する組み合
わせロジックにアクセスする種々なモードを示す。

【図２７】図２４のモニタプローブと図６Ａのスキャン
パスを使用して、機能回路の所与のノードがモニタされ
得る仕方を示す。

【図２８】図６Ａのアナログスキャンセルとアナログテ
ストインターフェイスを図２４のモニタプローブと組み
合わせて使用して、機能回路のノードがモニタされ得る
仕方を示す。

【図２９】図４Ａのパッドスイッチと図６Ａのスキャン
パスを経由して、コアアクセスを提供するテストアクセ
スグリッドに接続された多数の入力および出力テストポ
イントを示す。

【図３０】多数の相互に接続されたテストポイント群
が、テスト経路指定層を通じて経路を分かち合えること
を示す。

【図３１】多数の相互に接続されたモニタプローブ群お
よびテストポイント群が、テスト経路指定層内で経路を
分かち合えることを示す。

【図３２】この発明による埋め込まれた、内部スキャン
可能なコアのエミュレーションを示す。

【図３３】Ａは、この発明に使用されたスキャンパスを
制御するためのテストアクセスポートに選択的に置き換
えられ得る埋め込まれたテストコントローラを示す。Ｂ
は、図３３Ａの埋め込まれたテストコントローラの選択
およびこれとの通信を可能にする図３３Ａのテストアク
セスポート内の回路を示す。

【図３４】図３３Ａの埋め込みテストコントローラのブ
ロック図。

【図３５】図３４のスキャン資源の構造と動作を示す。

【図３６】Ａは、図３４のＢＩＳＴ資源の構造と動作を
示す。Ｂは、図３６Ａのテストコントローラを、より詳
細に示す。Ｃは、図３６Ｂの状態機械の状態図。

【図３７】図３４のアナログ資源の構造と動作を示す。

【図３８】この発明による集積回路内の電源パッドとＴ
ＡＰパッドの配列を示す。

【符号の説明】

２１ スキャンパス ２３ スキャンセル ２５ 隔離素子 ４１ パッドスイッチ、ボンドパッドアクセス ４３ 導電性グリッド線ペア、信号コレクタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 集積回路の通常の作動機能を遂行する機
   能回路であって、集積回路を横切って分布する複数のノ
   ードを含むものと、 集積回路を横切って広がり、ある長さを有する導電性信
   号コレクタと、 前記信号コレクタにその長さに沿ったそれぞれの位置で
   接続される多数の信号パスであって、各前記信号は、前
   記ノードの各一つに接続可能であるものと、 前記信号コレクタに選択的に接続可能であり、前記信号
   パスから集めた信号をそこから受け取るボンドパッドと
   を、含んでなる集積回路。