JPH0435536A - ビット同期回路 - Google Patents
ビット同期回路Info
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- JPH0435536A JPH0435536A JP2142518A JP14251890A JPH0435536A JP H0435536 A JPH0435536 A JP H0435536A JP 2142518 A JP2142518 A JP 2142518A JP 14251890 A JP14251890 A JP 14251890A JP H0435536 A JPH0435536 A JP H0435536A
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- 230000003111 delayed effect Effects 0.000 description 8
- 230000001360 synchronised effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル信号受信装置におけるビット同期
回路に利用する。
回路に利用する。
本発明は、入力データとシステムクロックとの同期をと
る手段を備えたビット同期回路において、入力データの
立ち上りで充電しはじめてシステムクロックの立ち上り
でリセットかかるのこぎな波発生器と、システムクロッ
クの立ち下りで充電をはじめて入力データの立ち下りで
リセットのかかるのこぎり波発生器とを設け、これら二
つののこぎり波発生器の出力波形が等しくなるように、
これらのこぎり波発生器の出力をアナログ信号に置換し
て電圧制御遅延素子の制御電圧とし、その遅延量を制御
して入力データおよびまたはシステムクロックの位相遅
延量を調整しビット同期をとるようにすることにより、 人力データの速度が異なっても、専用の回路を設計する
ことなく、同一の回路でビット同期をとれるようにした
ものである。
る手段を備えたビット同期回路において、入力データの
立ち上りで充電しはじめてシステムクロックの立ち上り
でリセットかかるのこぎな波発生器と、システムクロッ
クの立ち下りで充電をはじめて入力データの立ち下りで
リセットのかかるのこぎり波発生器とを設け、これら二
つののこぎり波発生器の出力波形が等しくなるように、
これらのこぎり波発生器の出力をアナログ信号に置換し
て電圧制御遅延素子の制御電圧とし、その遅延量を制御
して入力データおよびまたはシステムクロックの位相遅
延量を調整しビット同期をとるようにすることにより、 人力データの速度が異なっても、専用の回路を設計する
ことなく、同一の回路でビット同期をとれるようにした
ものである。
従来、この種のビット同期回路は、第４図に示すように
、入力ディジタルのビット位相を集積するため、回路の
遅延素子の数を増減させる回路としてディジタル論理回
路を用いていた（例えば、米国電気電子学会、ジャーナ
ルセレクテッドエリアズコミュニケーション：ＩＥ［Ｅ
Ｅ Ｊｏｕｒｎａｌ ｏｎ ５ｅｌｅｃｔ−ｅｄ Ａｒ
ｅａｓ ｉｎ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｎｏ
、８．１９８７．１０参照）。
、入力ディジタルのビット位相を集積するため、回路の
遅延素子の数を増減させる回路としてディジタル論理回
路を用いていた（例えば、米国電気電子学会、ジャーナ
ルセレクテッドエリアズコミュニケーション：ＩＥ［Ｅ
Ｅ Ｊｏｕｒｎａｌ ｏｎ ５ｅｌｅｃｔ−ｅｄ Ａｒ
ｅａｓ ｉｎ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｎｏ
、８．１９８７．１０参照）。
次に、第４図を用いて動作を簡単に説明する。
まず、人力データ２１はある遅延値をもった遅延素子８
１〜８．、を通過した後、システムクロック２２により
遅延素子９、の１個分だけ遅れたタイミングでデータを
ラッチするフリップフロップ７゜と、遅延素子９１およ
び９２の２個分の遅れをもつタイミングでラッチするフ
リップフロップ７２と、遅延素子９．〜９．．のｎ個分
の遅れのタイミングでラッチするフリップフロップ７、
とによりラッチする。
１〜８．、を通過した後、システムクロック２２により
遅延素子９、の１個分だけ遅れたタイミングでデータを
ラッチするフリップフロップ７゜と、遅延素子９１およ
び９２の２個分の遅れをもつタイミングでラッチするフ
リップフロップ７２と、遅延素子９．〜９．．のｎ個分
の遅れのタイミングでラッチするフリップフロップ７、
とによりラッチする。
データ線の遅延値の選択信号は、まず、入力データ２１
０ビツトレートとフリップフロップ７１からフリップフ
ロップ７゜までのラッチのタイミングのずれの長さを等
しくしておく。いま、かりにシステムクロック２２が遅
延素子９１の１個分の遅延でフリップフロップ７１に到
達したときの位相が、入力データ２１が入力より遅延素
子８１〜８．。
０ビツトレートとフリップフロップ７１からフリップフ
ロップ７゜までのラッチのタイミングのずれの長さを等
しくしておく。いま、かりにシステムクロック２２が遅
延素子９１の１個分の遅延でフリップフロップ７１に到
達したときの位相が、入力データ２１が入力より遅延素
子８１〜８．。
ならびにセレクタ１０を通過しフリップフロップ７１に
到達したときの位相とが同じであれば、フリップフロッ
プ７１からフリップフロップ７１．まで全で同じデータ
をラッチできたことになる。
到達したときの位相とが同じであれば、フリップフロッ
プ７１からフリップフロップ７１．まで全で同じデータ
をラッチできたことになる。
しかし、フリップフロップ７、のデータ端子に達する入
力データ２１の位相がシステムクロック２２より早くな
った場合は、フリップフロップ７ｈから（ｎ−１）番目
、（ｎ−２）番目と、データ位相が早くなった分だけ同
じデータをラッチできなくなる。逆に、人力データ２１
の位相が遅くなった場合には、後れた時間だけフリップ
フロップ７から順番に他のフリップフロップと同じデー
タはラッチできなくなる。
力データ２１の位相がシステムクロック２２より早くな
った場合は、フリップフロップ７ｈから（ｎ−１）番目
、（ｎ−２）番目と、データ位相が早くなった分だけ同
じデータをラッチできなくなる。逆に、人力データ２１
の位相が遅くなった場合には、後れた時間だけフリップ
フロップ７から順番に他のフリップフロップと同じデー
タはラッチできなくなる。
このように、入力データ２１とシステムクロック２２と
の位相差によって、同じデータをラッチできるフリップ
フロップの個数、あるいは位置が変化することを利用し
、フリップフロップ７、よりフリップフロップ７ｈまで
の出力を、多数決論理回路１１、遅延決定回路１２およ
びラッチ回路１３を通すことにより、ある特定の制御信
号２６を作り出す。
の位相差によって、同じデータをラッチできるフリップ
フロップの個数、あるいは位置が変化することを利用し
、フリップフロップ７、よりフリップフロップ７ｈまで
の出力を、多数決論理回路１１、遅延決定回路１２およ
びラッチ回路１３を通すことにより、ある特定の制御信
号２６を作り出す。
そして、全てのフリップフロップ７１〜７１．が同じデ
ータをラッチしたときくあるいは全てのフリップフロッ
プ７１〜７．、が同じ状態のとき）には、データの遅延
素子の数の増減を行わないように、入力データ２１の位
相が進んでいるときは（フリップフロップ７゜および７
．、に近い番号のフリップフロップがラッチできない状
態）遅延素子数を増やし、入力データ２１０位相が遅れ
ているとき（若い番号のフリップフロップがラッチでき
ない状態）には、データの遅延素子数を減らすようにセ
レクタ１０を制御する。
ータをラッチしたときくあるいは全てのフリップフロッ
プ７１〜７．、が同じ状態のとき）には、データの遅延
素子の数の増減を行わないように、入力データ２１の位
相が進んでいるときは（フリップフロップ７゜および７
．、に近い番号のフリップフロップがラッチできない状
態）遅延素子数を増やし、入力データ２１０位相が遅れ
ているとき（若い番号のフリップフロップがラッチでき
ない状態）には、データの遅延素子数を減らすようにセ
レクタ１０を制御する。
以上説明したような動作を繰り返していることで、常時
システムクロック２２と入力データ２１の位相を同期さ
せている。
システムクロック２２と入力データ２１の位相を同期さ
せている。
この従来のビット同期回路は、入力データのビットレー
トと、システムクロックに接続している入力データをラ
ッチするフリップフロップに入るクロック信号の遅延値
と同値にセツティングする必要があった。つまり、入力
データの速度によって各々専用のビット同期回路を設計
しなければならない課題があった。
トと、システムクロックに接続している入力データをラ
ッチするフリップフロップに入るクロック信号の遅延値
と同値にセツティングする必要があった。つまり、入力
データの速度によって各々専用のビット同期回路を設計
しなければならない課題があった。
また、制御方式がデジタルなため、微妙な同期がとれず
、同期終了状態になるまでの時間が大きく、従って、回
路が動作している時間が長く消費電力が大きくなる課題
があった。
、同期終了状態になるまでの時間が大きく、従って、回
路が動作している時間が長く消費電力が大きくなる課題
があった。
本発明の目的は、前記の課題を解決することにより、入
力データが異なっても同一回路で簡単にビット同期をと
ることができるビット同期回路を提供することにある。
力データが異なっても同一回路で簡単にビット同期をと
ることができるビット同期回路を提供することにある。
本発明は、入力データとシステムクロックとの同期をと
る手段を備えたビット同期回路において、入力データの
立ち上りで充電しはじめてシステムクロックの立ち下り
でリセットのかかる第一ののこぎり波発生器と、システ
ムクロックの立ち下りで充電をはじめて入力データの立
ち下りでリセットのかかる第二ののこぎり波発生器と、
前記第一および第二のこぎり波発生器の出力をそれぞれ
積分する第一および第二の積分器と、前記第一の積分器
の出力から前記第二の積分器の出力を減算する減算器と
、この減算器の出力電圧を制御電圧として入力データの
位相の遅延量を制御する電圧制御遅延素子と、この電圧
制御遅延素子の出力を入力しシステムクロックに合わせ
て入力データを出力するタイミングを決定する出力を出
力するフリップフロップとを備えたことを特徴とする。
る手段を備えたビット同期回路において、入力データの
立ち上りで充電しはじめてシステムクロックの立ち下り
でリセットのかかる第一ののこぎり波発生器と、システ
ムクロックの立ち下りで充電をはじめて入力データの立
ち下りでリセットのかかる第二ののこぎり波発生器と、
前記第一および第二のこぎり波発生器の出力をそれぞれ
積分する第一および第二の積分器と、前記第一の積分器
の出力から前記第二の積分器の出力を減算する減算器と
、この減算器の出力電圧を制御電圧として入力データの
位相の遅延量を制御する電圧制御遅延素子と、この電圧
制御遅延素子の出力を入力しシステムクロックに合わせ
て入力データを出力するタイミングを決定する出力を出
力するフリップフロップとを備えたことを特徴とする。
また、本発明は、入力データとシステムクロックとの同
期をとる手段を備えたビット同期回路において、入力デ
ータの立ち上りで充電しはじめてシステムクロックの立
ち上りでリセットのかかる第一ののこぎり波発生器と、
システムクロックの立ち下りで充電をはじめて入力デー
タの立ち下りでリセットのかかる第二ののこぎり波発生
器と、前記第一および第二ののこぎり波発生器の出力を
それぞれ積分する第一および第二の積分器と、前記第一
の積分器の出力電圧を制御電圧として入力データの位相
の遅延量を調整する第一の電圧制御遅延素子と、前記第
二の積分器の出力電圧を制御電圧としてシステムクロッ
クの位相の遅延量を調整する第二の電圧制御遅延素子と
、前記第一の電圧制御遅延素子の出力を入力とし前言己
第二の電圧制御遅延素子の出力をクロック入力として、
タイミングを決定する出力を出力するフリップフロップ
とを備えたことを特徴とする。
期をとる手段を備えたビット同期回路において、入力デ
ータの立ち上りで充電しはじめてシステムクロックの立
ち上りでリセットのかかる第一ののこぎり波発生器と、
システムクロックの立ち下りで充電をはじめて入力デー
タの立ち下りでリセットのかかる第二ののこぎり波発生
器と、前記第一および第二ののこぎり波発生器の出力を
それぞれ積分する第一および第二の積分器と、前記第一
の積分器の出力電圧を制御電圧として入力データの位相
の遅延量を調整する第一の電圧制御遅延素子と、前記第
二の積分器の出力電圧を制御電圧としてシステムクロッ
クの位相の遅延量を調整する第二の電圧制御遅延素子と
、前記第一の電圧制御遅延素子の出力を入力とし前言己
第二の電圧制御遅延素子の出力をクロック入力として、
タイミングを決定する出力を出力するフリップフロップ
とを備えたことを特徴とする。
第一ののこぎり波発生器は、入力データの立ち上りで充
電しはじめてシステムクロックの立ち上りでリセットが
かかり、第二ののこぎり波発生器は、システムクロック
の立ち下りで充電をはじめて入力データの立ち下りでリ
セットがかかる。従って、もしも、入力データとシステ
ムクロックとの同期がとれてそのパルスの中心が一致し
ている場合には、両のこぎり波発生器の出力波形は同一
となり、同期外れの場合には異なる出力波形となる。
電しはじめてシステムクロックの立ち上りでリセットが
かかり、第二ののこぎり波発生器は、システムクロック
の立ち下りで充電をはじめて入力データの立ち下りでリ
セットがかかる。従って、もしも、入力データとシステ
ムクロックとの同期がとれてそのパルスの中心が一致し
ている場合には、両のこぎり波発生器の出力波形は同一
となり、同期外れの場合には異なる出力波形となる。
そこで、第一および第二の積分器で両のこぎり波発生器
の出力を積分したアナログ的な出力電圧を制御電圧とし
て電圧制御遅延素子に印加し、その遅延量を変え、両の
こぎり波発生器の出力波形が同一となるように制御する
ことにより、人力データとシステムクロックとの位相同
期をとることができる。
の出力を積分したアナログ的な出力電圧を制御電圧とし
て電圧制御遅延素子に印加し、その遅延量を変え、両の
こぎり波発生器の出力波形が同一となるように制御する
ことにより、人力データとシステムクロックとの位相同
期をとることができる。
すなわち、本発明においては、遅延素子として電圧制御
遅延素子を用い、位相差検出成分をアナログ信号に置換
したので、データ線の遅延量を無段階に調整でき、デー
タの速度によって専用の回路を設計する必要をなすくこ
とが可能となる。
遅延素子を用い、位相差検出成分をアナログ信号に置換
したので、データ線の遅延量を無段階に調整でき、デー
タの速度によって専用の回路を設計する必要をなすくこ
とが可能となる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一実施例を示すブロック構成図であ
る。
る。
本第−実施例は、入力データとシステムクロックとの同
期をとる手段を備えたビット同期回路において、 本発明の特徴とするところの、 入力データ２１の立ち上りで充電しはじめてシステムク
ロック２２の立ち上りでリセットのかかる第一ののこぎ
り波発生器１と、システムクロック２２の立ち下りで充
電をはじめて入力データ２１の立ち下りでリセットのか
かる第二ののこぎり波発生器２と、第一および第二のの
こぎり波発生器１および２の出力をそれぞれ積分する第
一および第二の積分器３および４と、第一の積分器３の
出力から第二の積分器４の出力を減算する減算器５と、
この減算器５の出力電圧を制御電圧として入力データ２
１の位相の遅延量を制御する電圧制御遅延素子６と、こ
の電圧制御遅延素子６の出力を入力としシステムクロッ
ク２２に合わせて入力データ２１を出力するタイミング
を決定する出力２５を出力するフリップフロップ７とを
備えている。
期をとる手段を備えたビット同期回路において、 本発明の特徴とするところの、 入力データ２１の立ち上りで充電しはじめてシステムク
ロック２２の立ち上りでリセットのかかる第一ののこぎ
り波発生器１と、システムクロック２２の立ち下りで充
電をはじめて入力データ２１の立ち下りでリセットのか
かる第二ののこぎり波発生器２と、第一および第二のの
こぎり波発生器１および２の出力をそれぞれ積分する第
一および第二の積分器３および４と、第一の積分器３の
出力から第二の積分器４の出力を減算する減算器５と、
この減算器５の出力電圧を制御電圧として入力データ２
１の位相の遅延量を制御する電圧制御遅延素子６と、こ
の電圧制御遅延素子６の出力を入力としシステムクロッ
ク２２に合わせて入力データ２１を出力するタイミング
を決定する出力２５を出力するフリップフロップ７とを
備えている。
次に、本第−実施例の動作について、第２図に示すタイ
ミングチャートを用いて説明する。第２図において、出
力２３はのこぎり波発生器１の出力、および出力２４は
のこぎり波発生器２の出力を示す。
ミングチャートを用いて説明する。第２図において、出
力２３はのこぎり波発生器１の出力、および出力２４は
のこぎり波発生器２の出力を示す。
いま、入力データ２１とシステムクロック２２との位相
が同期している場合、（波形１０１および波形１０３の
状態）では、波形１０１の立ち上りから波形１０３の立
ち上りまでの時間ｔ１ と、波形１０３のエツジと波形
１０１のエツジまでの時間ｔ２は同じとすると、波形１
０６ と波形１０８ とは同じ形になる。
が同期している場合、（波形１０１および波形１０３の
状態）では、波形１０１の立ち上りから波形１０３の立
ち上りまでの時間ｔ１ と、波形１０３のエツジと波形
１０１のエツジまでの時間ｔ２は同じとすると、波形１
０６ と波形１０８ とは同じ形になる。
この場合、積分され波形１０６と波形１０８との減算を
行うと、減算器５の出力は零となる。つまり、電圧制御
遅延素子６を制御する電圧の変化成分はない。
行うと、減算器５の出力は零となる。つまり、電圧制御
遅延素子６を制御する電圧の変化成分はない。
次に、入力データ２１の位相が同期しているときにくら
べて遅れている場合、（波形１０２および波形１０５の
状態）では、二つののこぎり波発生器１および２の出力
波形１０７および１０９に差異が生じる。つまり、二つ
ののこぎり波を積分された形で減算すると、正の値をも
って電圧成分が生じる。
べて遅れている場合、（波形１０２および波形１０５の
状態）では、二つののこぎり波発生器１および２の出力
波形１０７および１０９に差異が生じる。つまり、二つ
ののこぎり波を積分された形で減算すると、正の値をも
って電圧成分が生じる。
これは、入力データ２１とシステムクロック２２とが同
期している場合と較べて電圧制御遅延素子６に加えられ
る電圧が高くなることを意味し、電圧制御遅延素子６を
入力データ２１が通過する時間は短くなる。これにより
、遅れていた位相は減少することになる。
期している場合と較べて電圧制御遅延素子６に加えられ
る電圧が高くなることを意味し、電圧制御遅延素子６を
入力データ２１が通過する時間は短くなる。これにより
、遅れていた位相は減少することになる。
逆に、入力データ２１の位相が進んでいる場合には、出
力２３と出力２４とののこぎりの大きさが、入力データ
２１の位相の遅れている場合とで逆になるため、減算器
５の出力は負になり、電圧制御遅延素子６に加わる電圧
レベルは入力データ２１とシステムクロック２２の同期
している場合に較べて低いレベルになり、入力データ２
１の位相は遅れが増加することになる。
力２３と出力２４とののこぎりの大きさが、入力データ
２１の位相の遅れている場合とで逆になるため、減算器
５の出力は負になり、電圧制御遅延素子６に加わる電圧
レベルは入力データ２１とシステムクロック２２の同期
している場合に較べて低いレベルになり、入力データ２
１の位相は遅れが増加することになる。
これにより、フリップフロップ７からは、システムクロ
ック２２に合わせて入力データ２１を出力するタイミン
グを決定する出力２５が出力される。
ック２２に合わせて入力データ２１を出力するタイミン
グを決定する出力２５が出力される。
第３図は本発明の第二実施例を示すブロック構成図であ
る。
る。
本第二実施例は、第１図の第一実施例において、減算器
５を取外し、本発明の特徴とするところの、第一の積分
器３の出力電圧を制御電圧として入力データ２１の位相
の遅延量を調整する第一の電圧制御遅延素子６ａと、第
二の積分器４の出力電圧を制御電圧としてシステムクロ
ックの位相の遅延量を調整する第二の電圧制御遅延素子
６ｂと、第一の電圧制御遅延素子６ａの出力を人力とし
第二の電圧制御遅延素子６ｂの出力をクロック入力とし
て、システムクロックに合わせて入力データを出力する
タイミングを決定する出力を出力するフリップフロップ
７とを備えたものである。
５を取外し、本発明の特徴とするところの、第一の積分
器３の出力電圧を制御電圧として入力データ２１の位相
の遅延量を調整する第一の電圧制御遅延素子６ａと、第
二の積分器４の出力電圧を制御電圧としてシステムクロ
ックの位相の遅延量を調整する第二の電圧制御遅延素子
６ｂと、第一の電圧制御遅延素子６ａの出力を人力とし
第二の電圧制御遅延素子６ｂの出力をクロック入力とし
て、システムクロックに合わせて入力データを出力する
タイミングを決定する出力を出力するフリップフロップ
７とを備えたものである。
本第二実施例では、位相差成分として出力する二つのの
こぎり波を積分した後減算処理せず、二つの信号にそれ
ぞれ電圧制御遅延素子６ａおよび６ｂを接続し、一方で
、人力データ２１のビット位相を制御し、もう一方でシ
ステムクロック２２の位相を制御させる。このことで、
同期させるまでの遅延を大きく減らすことが可能になる
利点が得られる。
こぎり波を積分した後減算処理せず、二つの信号にそれ
ぞれ電圧制御遅延素子６ａおよび６ｂを接続し、一方で
、人力データ２１のビット位相を制御し、もう一方でシ
ステムクロック２２の位相を制御させる。このことで、
同期させるまでの遅延を大きく減らすことが可能になる
利点が得られる。
以上説明したように、本発明は、データ線の遅延を電圧
制御遅延回路にして、また、位相差検出成分をアナログ
信号に置換したので、データ線の遅延量を無段階に調整
でき、データの速度によって専用の回路を設計する必要
がない効果がある。
制御遅延回路にして、また、位相差検出成分をアナログ
信号に置換したので、データ線の遅延量を無段階に調整
でき、データの速度によって専用の回路を設計する必要
がない効果がある。
さらに、同期させるまでの遅延を大きく減らすことがで
き、回路の動作時開を短くできる効果がある。
き、回路の動作時開を短くできる効果がある。
また、のこぎり波発生器に用いるオペアンプの帰還用コ
ンデンサと積分器に用いるコンデンサおよび抵抗を除け
ば従来のビット同期回路より回路を小型にできる効果も
得られる。
ンデンサと積分器に用いるコンデンサおよび抵抗を除け
ば従来のビット同期回路より回路を小型にできる効果も
得られる。
第１図は本発明の第一実施例を示すブロック構成図。
第２図はその動作を示すタイムチャート。
第３図は本発明の第二実施例を示すブロック構成図。
第４図は従来例を示すブロック構成図。
１．２・・・のこぎり波発生器、３．４・・・積分器、
５・・・減算器、６．６ａ、６ｂ・・・電圧制御遅延素
子、７．７１〜７．、・・・フリップフロップ、８．〜
８．．．９１〜９、・・・遅延素子、１０・・・セレク
タ、１１・・・多数決論理回路、１２・・・遅延決定回
路、１３・・・ラッチ回路、２１・・・入力データ、２
２・・・システムクロック、２３．２４．２５・・・出
力、１０１〜１０９・・・波形。
５・・・減算器、６．６ａ、６ｂ・・・電圧制御遅延素
子、７．７１〜７．、・・・フリップフロップ、８．〜
８．．．９１〜９、・・・遅延素子、１０・・・セレク
タ、１１・・・多数決論理回路、１２・・・遅延決定回
路、１３・・・ラッチ回路、２１・・・入力データ、２
２・・・システムクロック、２３．２４．２５・・・出
力、１０１〜１０９・・・波形。
Claims (1)
- 【特許請求の範囲】 １、入力データとシステムクロックとの同期をとる手段
を備えたビット同期回路において、 入力データの立ち上りで充電しはじめてシステムクロッ
クの立ち下りでリセットのかかる第一ののこぎり波発生
器と、 システムクロックの立ち下りで充電をはじめて入力デー
タの立ち下りでリセットのかかる第二ののこぎり波発生
器と、 前記第一および第二のこぎり波発生器の出力をそれぞれ
積分する第一および第二の積分器と、前記第一の積分器
の出力から前記第二の積分器の出力を減算する減算器と
、 この減算器の出力電圧を制御電圧として入力データの位
相の遅延量を制御する電圧制御遅延素子を備えたことを
特徴とするビット同期回路。 ２、入力データとシステムクロックとの同期をとる手段
を備えたビット同期回路において、 入力データの立ち上りで充電しはじめてシステムクロッ
クの立ち上りでリセットのかかる第一ののこぎり波発生
器と、 システムクロックの立ち下りで充電をはじめて入力デー
タの立ち下りでリセットのかかる第二ののこぎり波発生
器と、 前記第一および第二ののこぎり波発生器の出力をそれぞ
れ積分する第一および第二の積分器と、前記第一の積分
器の出力電圧を制御電圧として入力データの位相の遅延
量を調整する第一の電圧制御遅延素子と、 前記第二の積分器の出力電圧を制御電圧としてシステム
クロックの位相の遅延量を調整する第二の電圧制御遅延
素子と、 前記第一の電圧制御遅延素子の出力を入力とし前記第二
の電圧制御遅延素子の出力をクロック入力として、タイ
ミングを決定する出力を出力するフリップフロップと を備えたことを特徴とするビット同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2142518A JPH0435536A (ja) | 1990-05-31 | 1990-05-31 | ビット同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2142518A JPH0435536A (ja) | 1990-05-31 | 1990-05-31 | ビット同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0435536A true JPH0435536A (ja) | 1992-02-06 |
Family
ID=15317224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2142518A Pending JPH0435536A (ja) | 1990-05-31 | 1990-05-31 | ビット同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0435536A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5350438A (en) * | 1991-05-23 | 1994-09-27 | Toyota Jidosha Kabushiki Kaisha | Method and apparatus for removing plated metal from steel sheet scraps |
| CN100352166C (zh) * | 2003-06-24 | 2007-11-28 | 上海博为光电科技有限公司 | 一种快速比特同步电路 |
-
1990
- 1990-05-31 JP JP2142518A patent/JPH0435536A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5350438A (en) * | 1991-05-23 | 1994-09-27 | Toyota Jidosha Kabushiki Kaisha | Method and apparatus for removing plated metal from steel sheet scraps |
| CN100352166C (zh) * | 2003-06-24 | 2007-11-28 | 上海博为光电科技有限公司 | 一种快速比特同步电路 |
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