JPH04356793A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、特にマイクロプロセッサに内蔵されるメモリやレジ
スタファイル等として用いられるマルチポートメモリに
関する。

【０００２】

【従来の技術】図７は従来の２ポートメモリセルを４行
３列のマトリクス状に配列したマルチポートメモリの構
成を示す。

【０００３】同図に示すように、１個の書き込み端子と
１個の読み出し端子を有する複数個の２ポートメモリセ
ル（以下単にメモリセルと称する）１が４行３列のマト
リクス状に配列され、メモリセルアレイ２が構成されて
いる。

【０００４】ところで、メモリセル１は、図８に示すよ
うに、一方及び他方の入力がそれぞれ他方及び一方の出
力に接続された２個のインバータ１ａ，１ｂと、一端が
両インバータ１ａ，１ｂに接続された書き込み側アクセ
ストランジスタ１ｃと、一端がインバータ１ｄを介して
両インバータ１ａ，１ｂに接続された読み出し側アクセ
ストランジスタ１ｅとにより構成されており、両アクセ
ストランジスタ１ｃ，１ｅの他端がそれぞれ書き込み端
子及び読み出し端子に相当する。

【０００５】そして、図７及び図８に示すように、各列
ごとのメモリセル１の書き込み端子に第１のビット線３
が接続されると共に、各列ごとのメモリセル１の読み出
し端子に第２のビット線４が接続され、各行ごとのメモ
リセル１の書き込み側アクセストランジスタ１ｃの制御
電極であるゲート電極に第１のワード線５が接続される
と共に、各行ごとのメモリセル１の読み出し側アクセス
トランジスタ１ｅのゲート電極に第２のワード線６が接
続されている。

【０００６】さらに、図７に示すように、各第１のワー
ド線５は制御手段としての第１の行デコーダ７に接続さ
れると共に、各第２のワード線６は制御手段としての第
２の行デコーダ８に接続され、第１のアドレスデータＡ
１　を入力とする第１のアドレスバッファ９から第１の
行デコーダ７にアドレスデータＡ１　が出力され、出力
されたアドレスデータＡ１　に対応する第１のワード線
５を介してメモリセル１の書き込み側アクセストランジ
スタ１ｃのゲート電極に導通信号が出力され、このアク
セストランジスタ１ｃが導通して当該メモリセル１が書
き込み状態に制御され、同様に第２のアドレスデータＡ
２　を入力とする第２のアドレスバッファ１０から第２
の行デコーダ８にアドレスデータＡ２　が出力され、出
力されたアドレスデータＡ２に対応する第２のワード線
６を介してメモリセル１の読み出し側アクセストランジ
スタ１ｅの電極ゲートに導通信号が出力され、このアク
セストランジスタ１ｅが導通して当該メモリセル１が読
み出し状態に制御される。

【０００７】また、図７に示すように、各第１のビット
線３の一端は書き込みドライバ１１に接続され、各第２
のビット線４の一端はセンスアンプ１２に接続され、動
作制御回路１３からの書き込み制御信号ＷＥの入力によ
り、書き込みドライバ１１から各第１のビット線３それ
ぞれを介してデータ入力端子ＤＩ０　，ＤＩ１　，ＤＩ
２それぞれからの入力データが書き込み状態のメモリセ
ル１に与えられ、動作制御回路１３からの読み出し制御
信号ＲＥの入力によりセンスアンプ１２が動作し、読み
出し状態のメモリセル１の保持データが第２のビット線
４を介してセンスアンプ１２に入力され、センスアンプ
１２によって増幅された読み出しデータがデータ出力端
子ＤＯ０　，ＤＯ１　，ＤＯ２　から出力される。

【０００８】このとき、動作制御回路１３は、第１の書
込・読出制御信号ＲＷ１　の入力によって書き込みドラ
イバ１１に書き込み制御信号ＷＥを出力すると共に、第
２の書込・読出制御信号ＲＷ２　の入力によってセンス
アンプ１２に読み出し制御信号ＲＥを出力する。

【０００９】従って、データ書き込み時には、第１の書
込・読出制御信号ＲＷ１　の入力によって、動作制御回
路１３から書き込みドライバ１１に書き込み制御信号Ｗ
Ｅが出力され、一方、第１のアドレスバッファ９の出力
を受けた第１の行デコーダ７から、第１のアドレスデー
タＡ１　に対応する第１のワード線５を介して書き込み
側アクセストランジスタ１ｃに導通信号が出力され、当
該メモリセル１が書き込み状態に制御され、書き込み状
態に制御されたメモリセル１に、データ入力端子ＤＩ０
　〜ＤＩ２　への入力データが第１のビット線３を介し
て入力され、当該メモリセル１へのデータの書き込みが
行われる。

【００１０】つぎに、データ読み出し時には、第２の書
込・読出制御信号ＲＷ２　の入力によって、動作制御回
路１３からセンスアンプ１２に読み出し制御信号ＲＥが
出力されてセンスアンプ１２が動作し、一方第２のアド
レスバッファ１０の出力を受けた第２の行デコーダ８か
ら、第２のアドレスデータＡ２　に対応する第２のワー
ド線６を介して読み出し側アクセストランジスタ１ｅに
導通信号が出力され、当該メモリセル１が読み出し状態
に制御され、読み出し状態に制御されたメモリセル１の
保持データが、第２のビット線４を介しセンスアンプ１
２に入力されて増幅され、データ出力端子ＤＯ０　〜Ｄ
Ｏ２　に出力され、当該メモリセル１からのデータの読
み出しが行われる。

【００１１】このとき、第１，第２の書込・読出制御信
号ＲＷ１　，ＲＷ２　により、同じアドレスのメモリセ
ル１に対して書き込みと読み出しが同時に行われないよ
うに制御される。

【００１２】

【発明が解決しようとする課題】従来のマルチポートメ
モリの場合、センスアンプ１２がメモリセルアレイ２の
一側のみに配置されているため、マルチポートメモリか
ら読み出した１つのデータの読み出し方向が一方向だけ
であり、例えば図９（ａ），（ｂ）に示すように、マル
チポートメモリＭの両側に、マルチポートメモリＭとデ
ータのやりとりを行う機能ブロックが配置され、この機
能ブロックに接続されるデータバスＢ１　，Ｂ２　にデ
ータを読み出す必要があるときには、メモリＭのデータ
出力端子ＤＯから両データバスＢ１　，Ｂ２　それぞれ
までの配線が必要になり、図９（ａ）に示すようにデー
タ出力端子ＤＯをデータバスＢ１　側に向けて配置する
と、データバスＢ１　側への配線は短いが、データバス
Ｂ２　側への配線は長くなり、一方図９（ｂ）に示すよ
うにデータ出力端子ＤＯを両データバスＢ１　，Ｂ２　
の中央に位置するようにメモリＭを配置しても、図９（
ａ）の場合に比べ、データバスＢ２　への配線長さは短
くなる反面、データバスＢ１　への配線の長さは長くな
り、トータルの長さは図９（ａ）の場合とほとんど変わ
らず、いずれにしても両データバスへのトータルの配線
長さが長くなり、出力ドライバの負荷増加を招き、出力
ドライバの駆動力の増加が必要になり、読み出し速度の
低下を招くという問題点があった。

【００１３】この発明は、上記のような問題点を解消す
るためになされたもので、データを異なる方向に読み出
せるようにし、異なる方向に存在するデータバスに読み
出す必要がある場合であっても、従来に比べて配線の長
さを短くできるようにすることを目的とする。

【００１４】

【課題を解決するための手段】この発明に係るマルチポ
ートメモリは、複数行及び複数列のマトリクス状に配設
されそれぞれアクセストランジスタを有する複数のメモ
リセルと、前記マトリクスの各列に配設されそれぞれ各
列ごとの前記各メモリセルの前記アクセストランジスタ
に接続された複数のビット線と、前記マトリクスの各行
に配設されそれぞれ各行ごとの前記各メモリセルの前記
アクセストランジスタの制御電極に接続された複数のワ
ード線と、前記各ビット線の一端側にそれぞれ配設され
て前記各ビット線の一端に接続された複数の第１のセン
スアンプと、前記各ビット線の他端側にそれぞれ配設さ
れて前記各ビット線の他端に接続された複数の第２のセ
ンスアンプとを備えたことを特徴としている。

【００１５】また、書き込み側アクセストランジスタ及
び読み出し側アクセストランジスタを有するメモリセル
と、前記書き込み側アクセストランジスタに接続された
第１のビット線と、前記読み出し側アクセストランジス
タに接続された第２のビット線と、前記書き込み側アク
セストランジスタ及び前記読み出し側アクセストランジ
スタのゲート電極にそれぞれ接続された第１及び第２の
ワード線と、前記両ワード線それぞれを介して前記両ア
クセストランジスタそれぞれに導通信号を出力し、前記
メモリセルを書き込み状態，読み出し状態に制御する制
御手段と、前記第１のビット線の一端に接続され前記メ
モリセルに書き込みデータを与える書き込みドライバと
、前記第２のビット線の一端に接続され前記メモリセル
からの読み出しデータを増幅するセンスアンプとを備え
た半導体記憶装置において、前記第１のビット線の他端
又は前記第２のビット線の他端に他のセンスアンプを設
けることも効果的である。

【００１６】

【作用】この発明においては、各ビット線の一端側に第
１のセンスアンプを配設すると共に、各ビット線の他端
に第２のセンスアンプを配設して第１のセンスアンプ，
第２のセンスアンプを各ビット線の一端，他端にそれぞ
れ接続するため、マトリクス状の各メモリセルの両側に
位置する第１及び第２のセンスアンプを通じてデータを
読み出すことが可能となり、両センスアンプとデータ読
み出し先のデータバスとの間の配線が従来に比べて短く
て済む。

【００１７】また、第１のビット線の他端又は第２のビ
ット線の他端に、他のセンスアンプを設けたため、少な
くとも１個のメモリセルからなる場合において、メモリ
セルの両側に位置する両センスアンプを通じてデータを
異なる方向に読み出すことが可能になり、しかも両セン
スアンプとデータ読み出し先のデータバスとの間の配線
は従来に比べて短くて済む。

【００１８】

【実施例】図１はこの発明の半導体記憶装置の第１の実
施例のブロック結線図、図２は図１の一部の詳細な結線
図である。

【００１９】図１に示すように、図７におけるセンスア
ンプ１２を第１のセンスアンプ１２とし、第２のビット
線４の他端に第２のセンスアンプ１４を設け、動作制御
回路１３から前述の読み出し制御信号ＲＥと同様の読み
出し制御信号ＲＥ′（但し、タイミングが読み出し制御
信号ＲＥと異なる）の入力により第２のセンスアンプ１
４を動作させ、読み出し状態のメモリセル１の保持デー
タを、第２のビット線４を介して第２のセンスアンプ１
４により増幅してデータ出力端子ＤＯ０　′，ＤＯ１　
′，ＤＯ２　′から出力するようにしたことである。

【００２０】このとき、両センスアンプ１２，１４は動
作制御回路１３からの読み出し制御信号ＲＥ，ＲＥ′そ
れぞれによって制御され、両読み出し制御信号ＲＥ，Ｒ
Ｅ′は必ず同時に出力されるものではなく、データを読
み出す方向に応じて両読み出し制御信号ＲＥ，ＲＥ′が
出力される。

【００２１】ところで、書き込みドライバ１１，第１の
センスアンプ１２及び第２のセンスアンプ１４は、例え
ば図２に示すように構成されており、まず書き込みドラ
イバ１１は、ゲート電極にインバータ１１ａを介して書
き込み制御信号ＷＥが入力されるＰチャネルＭＯＳトラ
ンジスタ１１ｂと、ゲート電極が入力端子ＤＩ０　，Ｄ
Ｉ１　，ＤＩ２　の１つに接続されたＰチャネルＭＯＳ
トランジスタ１１ｃ及びＮチャネルＭＯＳトランジスタ
１１ｄと、ゲート電極に書き込み制御信号ＷＥが入力さ
れるＮチャネルＭＯＳトランジスタ１１ｅとにより構成
され、各トランジスタ１１ｂ〜１１ｅが電源端子＋Ｂと
接地との間に直列に接続されており、トランジスタ１１
ｃ，１１ｄの接続点（出力ノード）が第１のビット線３
の一端に接続されている。

【００２２】そして、上記のような構成の書き込みドラ
イバ１１において、書き込み制御信号ＷＥが書き込みを
示すレベル、この場合ハイレベル（以下Ｈという）であ
ると、ＰチャネルＭＯＳトランジスタ１１ｂ及びＮチャ
ネルＭＯＳトランジスタ１１ｅがオンし、第１のビット
線３には、接続された入力端子ＤＩ０，ＤＩ１　，ＤＩ
２　に現われた信号の反転された信号が出力され、一方
書き込み制御信号ＷＥが書き込みを示さないレベル、こ
の場合ローレベル（以下Ｌという）であると、Ｐチャネ
ルＭＯＳトランジスタ１１ｂ及びＮチャネルＭＯＳトラ
ンジスタ１１ｅがオフするため、出力ノード及びこの出
力ノードに接続された第１のビット線３の一端は電気的
に浮いた状態となる。

【００２３】つぎに、第１のセンスアンプ１２は上記し
たように第２のビット線４の一端側に配設されており、
一端が第２のビット線４の一端に接続されゲート電極に
読み出し制御信号ＲＥがインバータ１２ａを介して入力
されるＰチャネルＭＯＳトランジスタ１２ｂと、同様に
一端が第２のビット線４の一端に接続されてＰチャネル
ＭＯＳトランジスタ１２ｂと共にトランスファゲートを
なし、ゲート電極に読み出し制御信号ＲＥが入力される
ＮチャネルＭＯＳトランジスタ１２ｃと、これらＰ，Ｎ
チャネルＭＯＳトランジスタ１２ｂ、１２ｃの他端と出
力端子ＤＯ０　，ＤＯ１　，ＤＯ２　の１つとの間に互
いに逆並列に接続されたセンスアンプ部を構成する２個
のインバータ１２ｄ，１２ｅとにより構成されている。

【００２４】そして、上記のような構成の第１のセンス
アンプ１２において、読み出し制御信号ＲＥが読み出し
を示すレベル、この場合Ｈであると、Ｐ，ＮチャネルＭ
ＯＳトランジスタ１２ｂ，１２ｃのトランスファゲート
が導通し、第２のビット線４に現われた信号がインバー
タ１２ｄ，１２ｅのセンスアンプ部を介して、接続され
た出力端子ＤＯ０　，ＤＯ１　，ＤＯ２　に出力され、
一方読み出し制御信号ＲＥが読み出しを示さないレベル
、この場合Ｌであると、Ｐ，ＮチャネルＭＯＳトランジ
スタ１２ｂ，１２Ｃのトランスファゲートが非導通とな
るため、このトランスファゲートに接続された第２のビ
ット線４の一端は電気的に浮いた状態となり、第１のセ
ンスアンプ１２は第２のビット線４に対して何等影響を
及ぼすことはない。

【００２５】また、第２のセンスアンプ１４は上記した
ように第２のビット線４の他端側に配設されており、構
成自体は第１のセンスアンプ１２と同一で接続関係が異
なるだけであり、詳述すると、一端が第２のビット線４
の他端に接続されゲート電極に読み出し制御信号ＲＥ′
がインバータ１４ａを介して入力されるＰチャネルＭＯ
Ｓトランジスタ１４ｂと、同様に一端が第２のビット線
４の他端に接続されてＰチャネルＭＯＳトランジスタ１
４ｂと共にトランスファゲートをなし、ゲート電極に読
み出し制御信号ＲＥ′が入力されるＮチャネルＭＯＳト
ランジスタ１４ｃと、これらＰ，ＮチャネルＭＯＳトラ
ンジスタ１４ｂ、１４ｃの他端と出力端子ＤＯ０　′，
ＤＯ１　′，ＤＯ２　′の１つとの間に互いに逆並列に
接続されたセンスアンプ部を構成する２個のインバータ
１４ｄ，１４ｅとにより構成されている。

【００２６】そして、上記のような構成の第２のセンス
アンプ１４において、読み出し制御信号ＲＥが読み出し
を示すレベル、この場合Ｈであると、Ｐ，ＮチャネルＭ
ＯＳトランジスタ１４ｂ，１４ｃのトランスファゲート
が導通し、第２のビット線４にし制御信号ＲＥ′が読み
出しを示さないレベル、この場合Ｌであると、Ｐ，Ｎチ
ャネルＭＯＳトランジスタ１４ｂ，１４ｃのトランスフ
ァゲートが非導通となるため、このトランスファゲート
に接続された第２のビット線４の他端は電気的に浮いた
状態になり、第２のセンスアンプ１４は第２のビット線
４に対して何等影響を及ぼすことはない。

【００２７】従って、第２のビット線４の他端に第２の
センスアンプ１４を設けたため、メモリセルアレイ２の
両側に位置する両センスアンプ１２，１４を通じて、選
択されたメモリセル１の保持データを異なる方向に読み
出すことができ、しかもメモリセルアレイ２の両側にデ
ータ出力端子ＤＯ０　〜ＤＯ２　及びＤＯ０　′〜ＤＯ
２　′が位置するため、これらデータ出力端子とメモリ
セルアレイ２の両側に配置されたデータを読み出すべき
データバスとの間の配線を、図９（ａ），（ｂ）に示す
従来のものに比べて大幅に短くすることができ、従来の
ような配線増加に伴う出力ドライバの駆動力の低下，読
み出し速度の低下などの不都合を解消することができる
。

【００２８】図３はこの発明の第２の実施例のブロック
結線図、図４は図３の一部の詳細な結線図である。

【００２９】図３，図４において、第１の実施例と相違
するのは、第２のセンスアンプ１４を第１のビット線３
の他端側に配設して第１のビット線３の他端に接続した
ことである。

【００３０】従って、このように第２のセンスアンプ１
４を第１のビット線３の他端に配設し接続しても、第１
の実施例と同様の効果を得ることができる。

【００３１】さらに、図３，図４の構成の場合、第１の
ビット線３は単なるデータスルー線としても使用でき、
即ち第１のビット線３の一端側に配設された機能ブロッ
クからのデータがデータバスを介して書き込みドライバ
１１に入力され、この入力データが第１のビット線３を
通じて第２のセンスアンプ１４に入力され、第２のセン
スアンプ１４によりデータが増幅され、出力端子ＤＯ０
　′，ＤＯ１　′，ＤＯ２′を経て第１のビット線３の
他端側に配設された機能ブロックへデータバスを介して
伝達されることになり、また第１のワード線３によって
当該メモリセル１が選択されている場合には、入力デー
タのメモリセル１への書き込みと同時に、第２のセンス
アンプ１４からの読み出しも行うことができる。

【００３２】図５はこの発明の第３の実施例のブロック
結線図、図６は図５の一部の詳細な結線図である。

【００３３】図５，図６において、第１の実施例と相違
するのは、各メモリセル１に読み出し用アクセストラン
ジスタ１ｆを追加してその一端をインバータ１ｄを介し
てインバータ１ａ，１ｂに接続し、各第２のビット線４
と平行に第３のビット線１５を設け、この第３のビット
線１５に追加した読み出し用アクセストランジスタ１ｆ
の他端を接続し、第３のビット線１５の他端側に第２の
センスアンプ１４を配設し、第２のセンスアンプ１４を
第３のビット線１５の他端に接続したことである。

【００３４】従って、上記のような構成によっても、第
１の実施例と同様の効果を得ることができる。

【００３５】なお、上記各実施例における書き込みドラ
イバ１１及び両センスアンプ１２，１４を除いた回路を
モジュール化し、モジュール外部に書き込みドライバ１
１，両センスアンプ１２，１４を設けてもよく、この場
合データ入力端子及びデータ出力端子を各々逆の用途に
使用することが可能になる。

【００３６】

【発明の効果】以上のように、この発明の半導体記憶装
置によれば、各ビット線の一端側に第１のセンスアンプ
を配設すると共に、各ビット線の他端に第２のセンスア
ンプを配設して第１のセンスアンプ，第２のセンスアン
プを各ビット線の一端，他端にそれぞれ接続するため、
マトリクス状の各メモリセルの両側に位置する第１及び
第２のセンスアンプを通じてデータを読み出すことが可
能となり、両センスアンプとデータ読み出し先のデータ
バスとの間の配線が従来に比べて短くて済み、従来のよ
うな配線増加に伴う出力ドライバの駆動力の低下，読み
出し速度の低下などの不都合を解消することができ、マ
イクロプロセッサに内蔵されるメモリやレジスタファイ
ル等として用いられるマルチポートメモリとして好適で
ある。

【００３７】また、少なくとも１個のメモリセルからな
る半導体記憶装置において、第１のビット線の他端又は
第２のビット線の他端に、他のセンスアンプを設けたた
め、メモリセルの両側に位置する両センスアンプを通じ
てデータを異なる方向に読み出すことが可能になり、し
かも両センスアンプと、データを読み出すべきデータバ
スとの間の配線を従来に比べて短くすることができる。

【図面の簡単な説明】

【図１】この発明の半導体記憶装置の第１の実施例のブ
ロック結線図である。

【図２】図１の一部の結線図である。

【図３】この発明の第２の実施例のブロック結線図であ
る。

【図４】図３の一部の結線図である。

【図５】この発明の第３の実施例のブロック結線図であ
る。

【図６】図５の一部の結線図である。

【図７】従来の半導体記憶装置のブロック結線図である
。

【図８】図７の一部の結線図である。

【図９】図７の動作説明用のブロック図である。

【符号の説明】

１　　　　　　メモリセル １ｃ　　　　書き込み側アクセストランジスタ１ｅ，１
ｆ　　読み出し側アクセストランジスタ３　　　　　　
第１のビット線 ４　　　　　　第２のビット線 ５　　　　　　第１のワード線 ６　　　　　　第２のワード線 ７　　　　　　第１の行デコーダ ８　　　　　　第２の行デコーダ １１　　　　書き込みドライバ １２　　　　第１のセンスアンプ １４　　　　第２のセンスアンプ １５　　　　第３のビット線

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　複数行及び複数列のマトリクス状に配
   設されそれぞれアクセストランジスタを有する複数のメ
   モリセルと、前記マトリクスの各列に配設されそれぞれ
   各列ごとの前記各メモリセルの前記アクセストランジス
   タに接続された複数のビット線と、前記マトリクスの各
   行に配設されそれぞれ各行ごとの前記各メモリセルの前
   記アクセストランジスタの制御電極に接続された複数の
   ワード線と、前記各ビット線の一端側にそれぞれ配設さ
   れて前記各ビット線の一端に接続された複数の第１のセ
   ンスアンプと、前記各ビット線の他端側にそれぞれ配設
   されて前記各ビット線の他端に接続された複数の第２の
   センスアンプとを備えたことを特徴とする半導体記憶装
   置。
2. 【請求項２】　　書き込み側アクセストランジスタ及び
   読み出し側アクセストランジスタを有するメモリセルと
   、前記書き込み側アクセストランジスタに接続された第
   １のビット線と、前記読み出し側アクセストランジスタ
   に接続された第２のビット線と、前記書き込み側アクセ
   ストランジスタ及び前記読み出し側アクセストランジス
   タのゲート電極にそれぞれ接続された第１及び第２のワ
   ード線と、前記両ワード線それぞれを介して前記両アク
   セストランジスタそれぞれに導通信号を出力し、前記メ
   モリセルを書き込み状態，読み出し状態に制御する制御
   手段と、前記第１のビット線の一端に接続され前記メモ
   リセルに書き込みデータを与える書き込みドライバと、
   前記第２のビット線の一端に接続され前記メモリセルか
   らの読み出しデータを増幅するセンスアンプとを備えた
   半導体記憶装置において、前記第１のビット線の他端又
   は前記第２のビット線の他端に他のセンスアンプを設け
   たことを特徴とする半導体記憶装置。