JPH0435788B2 - - Google Patents
Info
- Publication number
- JPH0435788B2 JPH0435788B2 JP13788085A JP13788085A JPH0435788B2 JP H0435788 B2 JPH0435788 B2 JP H0435788B2 JP 13788085 A JP13788085 A JP 13788085A JP 13788085 A JP13788085 A JP 13788085A JP H0435788 B2 JPH0435788 B2 JP H0435788B2
- Authority
- JP
- Japan
- Prior art keywords
- command
- store
- main memory
- data
- load
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、スカラ演算とベクトル演算の並列処
理に対する主記憶上のスカラデータとベクトルデ
ータのアクセス制御機能を備えた情報処理装置に
関する。
理に対する主記憶上のスカラデータとベクトルデ
ータのアクセス制御機能を備えた情報処理装置に
関する。
近年、情報処理装置の性能を向上させる目的で
スカラ演算とベクトル演算を並列に処理さえる方
式がとられるようになつてきた。しかし、それに
ともなつて、プログラム命令実行順序に従つてベ
クトル演算結果、またはスカラ演算結果の主記憶
装置へのストア動作及びベクトルデータ、または
スカラデータの主記憶装置からのロード動作の順
番を保証する必要が生じてきた。その対策とし
て、従来は特別の金物を設け、主記憶装置に対す
るスカラデータ及びベクトルデータのロードまた
はストアの順序を保証していた。
スカラ演算とベクトル演算を並列に処理さえる方
式がとられるようになつてきた。しかし、それに
ともなつて、プログラム命令実行順序に従つてベ
クトル演算結果、またはスカラ演算結果の主記憶
装置へのストア動作及びベクトルデータ、または
スカラデータの主記憶装置からのロード動作の順
番を保証する必要が生じてきた。その対策とし
て、従来は特別の金物を設け、主記憶装置に対す
るスカラデータ及びベクトルデータのロードまた
はストアの順序を保証していた。
ところが、このような従来の方式では、スカラ
演算回路からのスカラデータのロード／ストア動
作の要求とベクトル演算回路からのベクトルデー
タのロード／ストア動作の要求との間で実行順序
を保証する為に、プログラム命令実行順を示すフ
ラグ等を各スカラ演算回路およびベクトル演算回
路に持ち廻つて実行順を管理する金物が必要とな
るばかりでなく、その制御が複雑になるという欠
点があつた。
演算回路からのスカラデータのロード／ストア動
作の要求とベクトル演算回路からのベクトルデー
タのロード／ストア動作の要求との間で実行順序
を保証する為に、プログラム命令実行順を示すフ
ラグ等を各スカラ演算回路およびベクトル演算回
路に持ち廻つて実行順を管理する金物が必要とな
るばかりでなく、その制御が複雑になるという欠
点があつた。
本発明による情報処理装置、ベクトル命令の処
理を実行する第１の処理手段と、スカラ命令を処
理する第２の処理手段と、前記第１および第２の
処理手段との間でデータのロード及びストアを行
なう主記憶手段と、前記第１および第２の処理手
段と前記主記憶手段とに対してスカラデータのロ
ード／ストア動作、またはベクトルデータのロー
ド／ストア動作を指定する信号を発生する指令手
段と、前記第２の処理手段に接続され、かつ前記
手記憶手段の記憶データの一部のコピーを記憶す
るバツフア手段と、前記指令手段からの指令信号
を受けとり、スカラデータに対する指令信号に応
答して前記バツフア手段へのロード／ストア動作
を制御し、かつ必要に応じて前記主記憶手段にロ
ード、またはストア指令を出し、またベクトルデ
ータに対する指令信号に応答して前記バツフア手
段えのロード／ストア動作はバイパスし、前記主
記憶手段にロード／ストア指令を送出するバツフ
ア制御手段とを有することを特徴とする。
理を実行する第１の処理手段と、スカラ命令を処
理する第２の処理手段と、前記第１および第２の
処理手段との間でデータのロード及びストアを行
なう主記憶手段と、前記第１および第２の処理手
段と前記主記憶手段とに対してスカラデータのロ
ード／ストア動作、またはベクトルデータのロー
ド／ストア動作を指定する信号を発生する指令手
段と、前記第２の処理手段に接続され、かつ前記
手記憶手段の記憶データの一部のコピーを記憶す
るバツフア手段と、前記指令手段からの指令信号
を受けとり、スカラデータに対する指令信号に応
答して前記バツフア手段へのロード／ストア動作
を制御し、かつ必要に応じて前記主記憶手段にロ
ード、またはストア指令を出し、またベクトルデ
ータに対する指令信号に応答して前記バツフア手
段えのロード／ストア動作はバイパスし、前記主
記憶手段にロード／ストア指令を送出するバツフ
ア制御手段とを有することを特徴とする。
次に、本発明による情報処理装置について実施
例を挙げ、図面を参照して説明する。
例を挙げ、図面を参照して説明する。
第１図は本発明による実施例の構成をブロツク
図により示したものである。この図において、指
令回路１には、スカラデータのロード／ストア動
作、またはベクトルデータのロード／ストア動作
を指定するコマンドレジスタ１１と、主記憶装置
６に対するロード／ストアアドレスを保持するア
ドレスレジスタ１２と、コマンドレジスタ１１が
ベクトルロード／ベクトルストア動作を指定する
場合に、後述する主記憶メモリ６４上のベクトル
データ要素数及びベクトルデータ要素間距離を指
定するベクトルデータ要素情報レジスタ１３とが
含まれている。コマンドレジスタ１１からは、信
号パス１０１を介してベクトル演算回路２、スカ
ラ演算回路３およびバツフア制御回路４にスカラ
データ、またはベクトルデータのロード／ストア
動作指令が出される。バツフア制御回路４では、
コマンドレジスタ４１で受けとつたコマンドをデ
コード回路４３で解読し、スカラデータに対する
ロードが指定されている場合には、信号パス１１
１を介してバツフアメモリ回路５にスカラデータ
のロード動作が指示される。この場合のアドレス
は、アドレスレジスタ１２から信号パス１０３を
介して受けとつた主記憶メモリ６４のアドレス情
報が信号パス１１０を介してバツフアメモリ回路
５に送られる。
図により示したものである。この図において、指
令回路１には、スカラデータのロード／ストア動
作、またはベクトルデータのロード／ストア動作
を指定するコマンドレジスタ１１と、主記憶装置
６に対するロード／ストアアドレスを保持するア
ドレスレジスタ１２と、コマンドレジスタ１１が
ベクトルロード／ベクトルストア動作を指定する
場合に、後述する主記憶メモリ６４上のベクトル
データ要素数及びベクトルデータ要素間距離を指
定するベクトルデータ要素情報レジスタ１３とが
含まれている。コマンドレジスタ１１からは、信
号パス１０１を介してベクトル演算回路２、スカ
ラ演算回路３およびバツフア制御回路４にスカラ
データ、またはベクトルデータのロード／ストア
動作指令が出される。バツフア制御回路４では、
コマンドレジスタ４１で受けとつたコマンドをデ
コード回路４３で解読し、スカラデータに対する
ロードが指定されている場合には、信号パス１１
１を介してバツフアメモリ回路５にスカラデータ
のロード動作が指示される。この場合のアドレス
は、アドレスレジスタ１２から信号パス１０３を
介して受けとつた主記憶メモリ６４のアドレス情
報が信号パス１１０を介してバツフアメモリ回路
５に送られる。
バツフアメモリ回路５には、図示していないが
主記憶メモリ６４上のデータのコピーと共に、該
データに対応した主記憶上のアドレス情報が登録
管理されていて、信号パス１１０を介して送られ
て来たアドレス情報に対応する主記憶上のアドレ
ス情報が登録されていれば、対応するデータがバ
ツフアメモリ回路５からパス１０８を介してスカ
ラ演算回路３に送られる。必要とするアドレス情
報が登録されていなければ、主記憶メモリ６４か
ら信号パス１０７を介してブロツクデータがバツ
フアメモリ回路５に転送され、対応するアドレス
情報と共に登録され、かつ、ロード要求のあつた
データが信号パス１０８を介してスカラ演算回路
３に送られる。
主記憶メモリ６４上のデータのコピーと共に、該
データに対応した主記憶上のアドレス情報が登録
管理されていて、信号パス１１０を介して送られ
て来たアドレス情報に対応する主記憶上のアドレ
ス情報が登録されていれば、対応するデータがバ
ツフアメモリ回路５からパス１０８を介してスカ
ラ演算回路３に送られる。必要とするアドレス情
報が登録されていなければ、主記憶メモリ６４か
ら信号パス１０７を介してブロツクデータがバツ
フアメモリ回路５に転送され、対応するアドレス
情報と共に登録され、かつ、ロード要求のあつた
データが信号パス１０８を介してスカラ演算回路
３に送られる。
一方、デコード回路４３の解読結果がスカラデ
ータに対するストア指定の場合には、信号パス１
１０から送られて来たアドレス情報に対応する主
記憶上のアドレス情報がバツフアメモリ回路５に
登録されているかどうか調べられ、登録されてい
ればスカラ演算回路３からパス１０６を介して送
られてくるスカラデータを対応するバツフアメモ
リ回路５にストアする。また、スカラデータのス
トア動作は主記憶メモリ６４に対しても行われ
る。以上は、一般的に知られているストアスルー
方式のバツフアメモリ制御に対する動作を説明し
たものである。
ータに対するストア指定の場合には、信号パス１
１０から送られて来たアドレス情報に対応する主
記憶上のアドレス情報がバツフアメモリ回路５に
登録されているかどうか調べられ、登録されてい
ればスカラ演算回路３からパス１０６を介して送
られてくるスカラデータを対応するバツフアメモ
リ回路５にストアする。また、スカラデータのス
トア動作は主記憶メモリ６４に対しても行われ
る。以上は、一般的に知られているストアスルー
方式のバツフアメモリ制御に対する動作を説明し
たものである。
この実施例の特長とするところは、ベクトルデ
ータのロード／ストア動作指示をスカラデータの
ロード／ストア動作指示と同じ信号パスにのせ、
バツフア制御回路４で一元的に制御することによ
り、主記憶装置６へのインターフエースを簡単に
し、スカラデータのロード／ストア動作とベクト
ルデータのロード／ストア動作の競合制御を簡単
に行なうようにした点にある。まず、ベクトルス
トア動作の説明を行なうベクトルストア動作指定
コマンドがコマンドレジスタ１１から信号パス１
０１を介してバツフア制御回路４に送られてくる
と、コマンドレジスタ４１で受けとつたコマンド
をデコード回路４３で解読する。その結果、ベク
トルデータのストア動作指定であることが判る
と、バツフアメモリ回路５へのアクセスは行わな
いで、信号パス１０５を介してコマンドが主記憶
装置６のコマンドレジスタ６１に送られる。
ータのロード／ストア動作指示をスカラデータの
ロード／ストア動作指示と同じ信号パスにのせ、
バツフア制御回路４で一元的に制御することによ
り、主記憶装置６へのインターフエースを簡単に
し、スカラデータのロード／ストア動作とベクト
ルデータのロード／ストア動作の競合制御を簡単
に行なうようにした点にある。まず、ベクトルス
トア動作の説明を行なうベクトルストア動作指定
コマンドがコマンドレジスタ１１から信号パス１
０１を介してバツフア制御回路４に送られてくる
と、コマンドレジスタ４１で受けとつたコマンド
をデコード回路４３で解読する。その結果、ベク
トルデータのストア動作指定であることが判る
と、バツフアメモリ回路５へのアクセスは行わな
いで、信号パス１０５を介してコマンドが主記憶
装置６のコマンドレジスタ６１に送られる。
ベクトルストアデータはベクトル演算回路２か
ら信号パス１０９を介して主記憶装置６に送ら
れ、またベクトルデータ要素数及びベクトルデー
タ要素間距離を指定するベクトルデータ要素情報
はレジスタ１３からパス１０２を介してスカラ演
算回路３に与えられ、この中でスカラストアデー
タパスを利用し、信号パス１０６を介して主記憶
装置６のベクトルデータ要素情報レジスタ６８に
セツトされる。すなわち、ベクトルストアデータ
はパス１０９を介してベクトルデータ要素情報レ
ジスタ６８で示される要素数だけベクトル演算回
路２から転送されてくるので、その都度、アドレ
ス回路６２は信号パス１０４を介して送られて来
たベルトストア開始アドレス値にベクトルデータ
要素情報レジスタ６８で示されるベクトルデータ
要素間距離を加算し、各ベクトル要素データのス
トアアドレス値を算出してベクトルデータの主記
憶メモリ６４へのストアが実行される。このと
き、デコード回路６５ではコマンドレジスタ６１
の出力をデコードし、ベクトルストアであること
が判ると、信号パス６６を介して切替回路６３を
制御し、信号パス１０９で送られてくるベクトル
データを主記憶メモリ６４に送るようにする。ベ
クトルロード動作の場合も、ベクトルストア動作
の場合と同様に、ベクトルロード動作指定コマン
ド主記憶アドレス情報、およびベクトルデータ要
素情報はベクトルストア動作指定時と同じく主記
憶装置６に転送される。そして、主記憶メモリ６
４から読み出されたベクトルでは信号パス１０７
を介してベクトル演算回路２に送られる。
ら信号パス１０９を介して主記憶装置６に送ら
れ、またベクトルデータ要素数及びベクトルデー
タ要素間距離を指定するベクトルデータ要素情報
はレジスタ１３からパス１０２を介してスカラ演
算回路３に与えられ、この中でスカラストアデー
タパスを利用し、信号パス１０６を介して主記憶
装置６のベクトルデータ要素情報レジスタ６８に
セツトされる。すなわち、ベクトルストアデータ
はパス１０９を介してベクトルデータ要素情報レ
ジスタ６８で示される要素数だけベクトル演算回
路２から転送されてくるので、その都度、アドレ
ス回路６２は信号パス１０４を介して送られて来
たベルトストア開始アドレス値にベクトルデータ
要素情報レジスタ６８で示されるベクトルデータ
要素間距離を加算し、各ベクトル要素データのス
トアアドレス値を算出してベクトルデータの主記
憶メモリ６４へのストアが実行される。このと
き、デコード回路６５ではコマンドレジスタ６１
の出力をデコードし、ベクトルストアであること
が判ると、信号パス６６を介して切替回路６３を
制御し、信号パス１０９で送られてくるベクトル
データを主記憶メモリ６４に送るようにする。ベ
クトルロード動作の場合も、ベクトルストア動作
の場合と同様に、ベクトルロード動作指定コマン
ド主記憶アドレス情報、およびベクトルデータ要
素情報はベクトルストア動作指定時と同じく主記
憶装置６に転送される。そして、主記憶メモリ６
４から読み出されたベクトルでは信号パス１０７
を介してベクトル演算回路２に送られる。
以上の説明により明らかなように、本発明によ
れば、ベクトルデータのロード／ストア動作指示
をスカラデータのロード／ストア動作指示と同じ
信号パスにのせ、バツフア制御回路で一元的に制
御することにより、主記憶装置へのインタフエー
スを簡単にするとともに、スカラ命令およびベク
トル命令による主記憶アクセスの競合制御を容
易、かつ効率的に行うことができる点、その得ら
れる効果は大きい。
れば、ベクトルデータのロード／ストア動作指示
をスカラデータのロード／ストア動作指示と同じ
信号パスにのせ、バツフア制御回路で一元的に制
御することにより、主記憶装置へのインタフエー
スを簡単にするとともに、スカラ命令およびベク
トル命令による主記憶アクセスの競合制御を容
易、かつ効率的に行うことができる点、その得ら
れる効果は大きい。
第１図は本発明による実施例の構成を示すブロ
ツク図である。この図において、１は指令回路、
２はベクトル演算回路、３はスカラ演算回路、４
はバツフア制御回路、５はバツフアメモリ回路、
６は主記憶装置、１１はコマンドレジスタ、１２
はアドレスレジスタ、１３はベクトルデータ要素
情報レジスタ、４１はコマンドレジスタ、４２は
アドレスレジスタ、４３はデコード回路、６１は
コマンドレジスタ、６２はアドレス回路、６３は
切替回路、６４は主記憶メモリ、６５はデコード
回路、６８はベクトルデータ要素情報レジスタで
ある。
ツク図である。この図において、１は指令回路、
２はベクトル演算回路、３はスカラ演算回路、４
はバツフア制御回路、５はバツフアメモリ回路、
６は主記憶装置、１１はコマンドレジスタ、１２
はアドレスレジスタ、１３はベクトルデータ要素
情報レジスタ、４１はコマンドレジスタ、４２は
アドレスレジスタ、４３はデコード回路、６１は
コマンドレジスタ、６２はアドレス回路、６３は
切替回路、６４は主記憶メモリ、６５はデコード
回路、６８はベクトルデータ要素情報レジスタで
ある。
Claims (1)
- 【特許請求の範囲】 １ ベクトル命令を処理する第１の処理手段と、
スカラ命令を処理する第２の処理手段と、前記第
１および第２の処理手段との間でデータのロード
及びストアを行なう主記憶手段と、前記第１およ
び第２の処理手段と前記主記憶手段とに対してス
カラデータのロード／ストア動作、またはベクト
ルデータのロード／ストア動作を指定する指令信
号を発生する指令手段と、前記第２の処理手段に
接続され、かつ前記主記憶手段の記憶データの一
部のコピーを記憶するバツフア手段と、前記指令
手段からの指令信号を受けとり、スカラデータに
対する指令信号に応答して前記バツフア手段への
ロード／ストア動作を制御し、かつ必要に応じて
前記主記憶手段にロード、またはストア指令を出
し、またベクトルデータに対する指令信号に対応
して前記バツフア手段へのロード／ストア動作を
バイパスし、前記主記憶手段にロード／ストア指
令を送出するバツフア制御手段とを有することを
特徴とする情報処理装置。 ２ 特許請求の範囲第１項に記載の情報処理装置
において、前記指令手段から出されるベクトルデ
ータのロード／ストア指令及び該指令を実行する
為に必要となる主記憶アドレス情報と、前記指令
手段から出されるスカラデータのストア指令及び
該指令を実行する為に必要となる主記憶アドレス
情報とを同じ送信パスにのせ、前記バツフア手段
へのアクセスをバイパスして、前記主記憶手段に
ベクトルデータのロード、またはストア指令を送
出するバツフア制御手段を有することを特徴とす
る情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13788085A JPS621066A (ja) | 1985-06-26 | 1985-06-26 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13788085A JPS621066A (ja) | 1985-06-26 | 1985-06-26 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS621066A JPS621066A (ja) | 1987-01-07 |
| JPH0435788B2 true JPH0435788B2 (ja) | 1992-06-12 |
Family
ID=15208845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13788085A Granted JPS621066A (ja) | 1985-06-26 | 1985-06-26 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS621066A (ja) |
-
1985
- 1985-06-26 JP JP13788085A patent/JPS621066A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS621066A (ja) | 1987-01-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR930018378A (ko) | 캐쉬 메모리 시스템의 성능최적화 방법 및 장치 | |
| EP0087785B1 (en) | Microprogram controlled data processing apparatus | |
| JPH0530112A (ja) | デイジタル信号処理システムの制御方法 | |
| EP0240606B1 (en) | Pipe-line processing system and microprocessor using the system | |
| JPH03233630A (ja) | 情報処理装置 | |
| JPH0435788B2 (ja) | ||
| JPS6031647A (ja) | デ−タ処理装置 | |
| JPH0373039A (ja) | 処理装置およびマルチプロセッサシステム | |
| JP2731740B2 (ja) | 通信レジスタ付並列計算機 | |
| JPS6031646A (ja) | デ−タ処理装置 | |
| JPS59225454A (ja) | オペランドフエツチ制御方式 | |
| JPH04107634A (ja) | メモリデータバイパス制御方式 | |
| JP3062513B2 (ja) | マイクロプロセッサ | |
| JPS6235694B2 (ja) | ||
| JP2883489B2 (ja) | 命令処理装置 | |
| JPH059818B2 (ja) | ||
| JPH10247182A (ja) | マルチプロセッサシステム | |
| JPH0795288B2 (ja) | マイクロコンピュータ | |
| JPH02193228A (ja) | 情報処理装置 | |
| JPS61133440A (ja) | デ−タ処理装置 | |
| JPH0399338A (ja) | マイクロプロセッサ | |
| JPH0381854A (ja) | メモリアクセス方式 | |
| JPS628243A (ja) | キヤツシユ・メモリ | |
| JPH039431A (ja) | 割込み処理方式 | |
| JPH0340075A (ja) | マイクロコンピュータ |