JPS621066A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS621066A JPS621066A JP13788085A JP13788085A JPS621066A JP S621066 A JPS621066 A JP S621066A JP 13788085 A JP13788085 A JP 13788085A JP 13788085 A JP13788085 A JP 13788085A JP S621066 A JPS621066 A JP S621066A
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- JP
- Japan
- Prior art keywords
- command
- vector
- data
- store
- scalar
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
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- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、スカラ演算とベクトル演算の並列処理に対す
る主記憶上のスカラデータとベクトルデータのアクセス
制御機能を備えた情報処理装置に関する。
る主記憶上のスカラデータとベクトルデータのアクセス
制御機能を備えた情報処理装置に関する。
近年、情報処理装置の性能を向上させる目的でスカラ演
算とベクトル演算を並列に処理させる方式がとられるよ
うになってきた。しかし、それにともなって、プログラ
ム命令実行順序に従ってベクトル演算結果、またはスカ
ラ演算結果の主記憶装置へのストア動作及びベクトルデ
ータ、またはスカラデータの主記憶装置からのロード動
作の項番を保証する必要が生じてきた。その対策として
。
算とベクトル演算を並列に処理させる方式がとられるよ
うになってきた。しかし、それにともなって、プログラ
ム命令実行順序に従ってベクトル演算結果、またはスカ
ラ演算結果の主記憶装置へのストア動作及びベクトルデ
ータ、またはスカラデータの主記憶装置からのロード動
作の項番を保証する必要が生じてきた。その対策として
。
従来は特別の金物を設けて、主記憶装置に対するスカラ
データ及びベクトルデータのロード、またはストアの順
序を保証していた。
データ及びベクトルデータのロード、またはストアの順
序を保証していた。
ところが、このような従来の方式では、スカラ演算回路
からのスカラデータのロード／ストア動作の要求とベク
トル演算回路からのベクトルデータのロード／ストア動
作の要求との間で実行順序を保証する為に、プログラム
命令実行順を示すフラグ等を各スカラ演算回路およびベ
クトル演算回路に持ち廻って実行順を管理する為の金物
が必要となるばかシでなく、その制御が複雑になるとい
う欠点があった。
からのスカラデータのロード／ストア動作の要求とベク
トル演算回路からのベクトルデータのロード／ストア動
作の要求との間で実行順序を保証する為に、プログラム
命令実行順を示すフラグ等を各スカラ演算回路およびベ
クトル演算回路に持ち廻って実行順を管理する為の金物
が必要となるばかシでなく、その制御が複雑になるとい
う欠点があった。
本発明による情報処理装置は、ベクトル命令の処理を実
行する第１の処理手段と、スカラ命令を処理する第２の
処理手段と、前記第１および第２の処理手段との間でデ
ータのロード及びストアを行なう主記憶手段と、前記第
１および第２の処理手段と前記主記憶手段とに対してス
カラデータのロード／ストア動作、またはベクトルデー
タのロード／ストア動作を指定する指令信号を発生する
指令手段と、前記第２の処理手段に接続され、かつ前記
主記憶手段の記憶データの一部のコピーを記憶するバッ
ファ手段と、前記指令手段からの指令信号を受けとり、
スカラデータに対する指令信号に応答して前記バッファ
手段へのロード／ストア動作を制御し、かつ必要に応じ
て前記主記憶手段にロード、またはストア指令を出し、
またベクトルデータに対する指令信号に応答して前記バ
ッファ手段へのロード／ストア動作はバイパスし。
行する第１の処理手段と、スカラ命令を処理する第２の
処理手段と、前記第１および第２の処理手段との間でデ
ータのロード及びストアを行なう主記憶手段と、前記第
１および第２の処理手段と前記主記憶手段とに対してス
カラデータのロード／ストア動作、またはベクトルデー
タのロード／ストア動作を指定する指令信号を発生する
指令手段と、前記第２の処理手段に接続され、かつ前記
主記憶手段の記憶データの一部のコピーを記憶するバッ
ファ手段と、前記指令手段からの指令信号を受けとり、
スカラデータに対する指令信号に応答して前記バッファ
手段へのロード／ストア動作を制御し、かつ必要に応じ
て前記主記憶手段にロード、またはストア指令を出し、
またベクトルデータに対する指令信号に応答して前記バ
ッファ手段へのロード／ストア動作はバイパスし。
前記主記憶手段にロード／ストア指令を送出するバッフ
ァ制御手段とを有することを特徴とする。
ァ制御手段とを有することを特徴とする。
次に１本発明による情報処理装置について実施例を挙げ
１図面を参照して説明する。
１図面を参照して説明する。
第１図は本発明による実施例の構成をブロック図によシ
示したものである。この図において、指令回路１には、
スカラデータのロード／ストア動作、またはベクトルデ
ータのロード／ストア動作を指定するコマンドレジスタ
１１と、主記憶装置６に対するロード／ストアアドレス
を保持するアドレスレジスタ１２．！：、コマンドレジ
スタ１１がベクトルロード／ベクトルストア動作を指定
する場合に、後述する主記憶メモリ６４上のベクトルデ
ータ要素数及びベクトルデータ要素間距離を指定するベ
クトルデータ要素情報レジスタ１３とが含まれている。
示したものである。この図において、指令回路１には、
スカラデータのロード／ストア動作、またはベクトルデ
ータのロード／ストア動作を指定するコマンドレジスタ
１１と、主記憶装置６に対するロード／ストアアドレス
を保持するアドレスレジスタ１２．！：、コマンドレジ
スタ１１がベクトルロード／ベクトルストア動作を指定
する場合に、後述する主記憶メモリ６４上のベクトルデ
ータ要素数及びベクトルデータ要素間距離を指定するベ
クトルデータ要素情報レジスタ１３とが含まれている。
コマンドレジスタ１１からは、信号ｉＲス１０１を介し
てベクトル演算回路２．スカラ演算回路３およびバッフ
ァ制御回路４にスカラデータ、またはベクトルデータの
ロード／ストア動作指令が出される。バッファ制御回路
４では。
てベクトル演算回路２．スカラ演算回路３およびバッフ
ァ制御回路４にスカラデータ、またはベクトルデータの
ロード／ストア動作指令が出される。バッファ制御回路
４では。
コマンドレジスタ４１で受けとったコマンドをデコード
回路４３で解読し、スヵラデータに対するロードが指定
されている場合には、信号・ぐス１１１を介してバッフ
ァメモリ回路５にスカラデータのロード動作が指示され
る。この場合のアドレスは。
回路４３で解読し、スヵラデータに対するロードが指定
されている場合には、信号・ぐス１１１を介してバッフ
ァメモリ回路５にスカラデータのロード動作が指示され
る。この場合のアドレスは。
アドレスレジスタ１２から信号パス１０３を介して受け
とった主記憶メモリ６４のアドレス情報が信号・ぐス１
１０を介してバッファメモリ回路５に送られる。
とった主記憶メモリ６４のアドレス情報が信号・ぐス１
１０を介してバッファメモリ回路５に送られる。
バッファメモリ回路５には１図示していないが主記憶メ
モリ６４上のデータのコピーと共に、該データに対応し
た主記憶上のアドレス情報が登録管理されていて、信号
・ぐス１１０を介して送られて来たアドレス情報に対応
する主記憶上のアドレス情報が登録されていれば、対応
するデータがバッファメモリ回路５からノクス１０８を
介してスカラ演算回路３に送られる。必要とするアドレ
ス情報が登録されていなければ、主記憶メモリ６４から
信号／？ス１０７を介してブロックデータがノＺソファ
メモリ回路５に転送され、対応するアドレス情報と共に
登録され、かつ、ロード要求のちったデータが信号パス
１０８を介してスカラ演算回路３に送られる。
モリ６４上のデータのコピーと共に、該データに対応し
た主記憶上のアドレス情報が登録管理されていて、信号
・ぐス１１０を介して送られて来たアドレス情報に対応
する主記憶上のアドレス情報が登録されていれば、対応
するデータがバッファメモリ回路５からノクス１０８を
介してスカラ演算回路３に送られる。必要とするアドレ
ス情報が登録されていなければ、主記憶メモリ６４から
信号／？ス１０７を介してブロックデータがノＺソファ
メモリ回路５に転送され、対応するアドレス情報と共に
登録され、かつ、ロード要求のちったデータが信号パス
１０８を介してスカラ演算回路３に送られる。
一方、デコード回路４３の解読結果がスカラデータに対
するストア指定の場合には、信号・ｅス１１０から送ら
れて来たアドレス情報に対応する主記憶上のアドレス情
報がバッファメモリ回路５に登録されているかどうか調
べられ、登録されていればスカラ算演回路３から・９ス
１０６を介して送られてくるスカラデータを対応するバ
ッファメモリ回路５にストアする。また、スカラデータ
のストア動作は主記憶メモリ６４に対しても行われる。
するストア指定の場合には、信号・ｅス１１０から送ら
れて来たアドレス情報に対応する主記憶上のアドレス情
報がバッファメモリ回路５に登録されているかどうか調
べられ、登録されていればスカラ算演回路３から・９ス
１０６を介して送られてくるスカラデータを対応するバ
ッファメモリ回路５にストアする。また、スカラデータ
のストア動作は主記憶メモリ６４に対しても行われる。
以上は、一般的に知られているストアスル一方式のバッ
ファメモリ制御に対する動作を説明したものである。
ファメモリ制御に対する動作を説明したものである。
この実施例の特長とするところは、ベクトルデータのロ
ード／ストア動作指示をスカラデータのロード／ストア
動作指示と同じ信号パスにのせ。
ード／ストア動作指示をスカラデータのロード／ストア
動作指示と同じ信号パスにのせ。
バッファ制御回路４で一元的に制御することによシ、主
記憶装置６へのインターフェースを簡単にし、スカラデ
ータのロード／ストア動作とベクトルデータのロードス
トア動作の競合制御を簡単に行なうようにした点にある
。まず、ベクトルストア動作の説明を行なうベクトルス
トア動作指定コマンドがコマンドレジスタ１１力ラ信号
ハスｌＯ１を介してバッファ制御回路４に送られてくる
と。
記憶装置６へのインターフェースを簡単にし、スカラデ
ータのロード／ストア動作とベクトルデータのロードス
トア動作の競合制御を簡単に行なうようにした点にある
。まず、ベクトルストア動作の説明を行なうベクトルス
トア動作指定コマンドがコマンドレジスタ１１力ラ信号
ハスｌＯ１を介してバッファ制御回路４に送られてくる
と。
コマンドレジスタ４１で受けとったコマントヲテコード
回路４３で解読する。その結果、ベクトルデータのスト
ア動作指定であることが判ると、バッファメモリ回路５
へのアクセスは行わないで。
回路４３で解読する。その結果、ベクトルデータのスト
ア動作指定であることが判ると、バッファメモリ回路５
へのアクセスは行わないで。
信号ノｅス１０５を介してコマンドが主記憶装置６のコ
マンドレジスタ６１に送られる。
マンドレジスタ６１に送られる。
ベクトルストアデータはベクトル演算回路２から信号ノ
クス１０９を介して主記憶装置６に送られ。
クス１０９を介して主記憶装置６に送られ。
またベクトルデータ要素数及びベクトルデータ要素間距
離を指定するベクトルデータ要素情報はレジスタ１３か
らパス１０２を介してスカラ演算回路３に与えられ、こ
の中でスカラストアデータ／ぐスを利用し、信号パス１
０６を介して主記憶装置６のベクトルデータ要素情報レ
ジスタ６８にセットされる。すなわち、ベクトルストア
データは・ぐス１０９を介してベクトルデータ要素情報
レジスタ６８で示される要素数だけベクトル演算回路２
から転送されてくるので、その都度、アドレス回路６２
は信号・ぐス１０４を介して送られて来たベクトルスト
ア開始アドレス値てベクトルデータ要素情報レジスタ６
８で示されるベクトルデータ要素間距離を加算し、各ベ
クトル要素データのストアアドレス値を算出してベクト
ルデータの主記憶メモリ６４へのストアが実行される。
離を指定するベクトルデータ要素情報はレジスタ１３か
らパス１０２を介してスカラ演算回路３に与えられ、こ
の中でスカラストアデータ／ぐスを利用し、信号パス１
０６を介して主記憶装置６のベクトルデータ要素情報レ
ジスタ６８にセットされる。すなわち、ベクトルストア
データは・ぐス１０９を介してベクトルデータ要素情報
レジスタ６８で示される要素数だけベクトル演算回路２
から転送されてくるので、その都度、アドレス回路６２
は信号・ぐス１０４を介して送られて来たベクトルスト
ア開始アドレス値てベクトルデータ要素情報レジスタ６
８で示されるベクトルデータ要素間距離を加算し、各ベ
クトル要素データのストアアドレス値を算出してベクト
ルデータの主記憶メモリ６４へのストアが実行される。
このとき。
デコード回路６５ではコマンドレジスタ６１の出力をデ
コードし、ベクトルストアであることが判ると、信号パ
ス６６を介して切替回路６３を制御し、信号パス１０９
で送られてくるベクトルデータを主記憶メモリ６４に送
るようにする。ベクトルロード動作の場合も、ベクトル
ストア動作の場合と同様に、ベクトルロード動作指定コ
マンド。
コードし、ベクトルストアであることが判ると、信号パ
ス６６を介して切替回路６３を制御し、信号パス１０９
で送られてくるベクトルデータを主記憶メモリ６４に送
るようにする。ベクトルロード動作の場合も、ベクトル
ストア動作の場合と同様に、ベクトルロード動作指定コ
マンド。
主記憶アドレス情報、およびベクトルデータ要素情報は
ベクトルストア動作指定時と同じく主記憶装置６に転送
される。そして、主記憶メモリ６４から読み出されたベ
クトルデータは信号・ぐス１０７を介してベクトル演算
回路２に送られる。
ベクトルストア動作指定時と同じく主記憶装置６に転送
される。そして、主記憶メモリ６４から読み出されたベ
クトルデータは信号・ぐス１０７を介してベクトル演算
回路２に送られる。
以上の説明によシ明らかなように２本発明てよれば、ベ
クトルデータのロード／ストア動作指示をスカラデータ
のロード／ストア動作指示と同じ信号パスにのせ、バッ
ファ制御回路で一元的に制御することによシ、主記憶装
置へのインタフェースを簡単にするとともに、スカラ命
令およびベクトル命令による主記憶アクセスの競合制御
を容易。
クトルデータのロード／ストア動作指示をスカラデータ
のロード／ストア動作指示と同じ信号パスにのせ、バッ
ファ制御回路で一元的に制御することによシ、主記憶装
置へのインタフェースを簡単にするとともに、スカラ命
令およびベクトル命令による主記憶アクセスの競合制御
を容易。
かつ効率的に行うことができる点、その得られる効果は
大きい。
大きい。
第１図は本発明による実施例の構成を示すブロック図で
ある。この図において、１は指令回路。 ２はベクトル演算回路、３はスカラ演算回路、４はバッ
ファ制御回路、５はバッファメモリ回路。 ６は主記憶装置、１１はコマンドレジスタ、１２ｕ７ド
レスレジスタ、１３はベクトルデータ要素情報レジスタ
、４１はコマンドレジスタ、４２はアドレスレジスタ、
４３はデコード回路、６１はコマンドレジスタ、６２は
アドレス回路５６３は切替回路、６４は主記憶メモリ、
６５はデコード回路、６８はベクトルデータ要素情報レ
ジスタである。
ある。この図において、１は指令回路。 ２はベクトル演算回路、３はスカラ演算回路、４はバッ
ファ制御回路、５はバッファメモリ回路。 ６は主記憶装置、１１はコマンドレジスタ、１２ｕ７ド
レスレジスタ、１３はベクトルデータ要素情報レジスタ
、４１はコマンドレジスタ、４２はアドレスレジスタ、
４３はデコード回路、６１はコマンドレジスタ、６２は
アドレス回路５６３は切替回路、６４は主記憶メモリ、
６５はデコード回路、６８はベクトルデータ要素情報レ
ジスタである。
Claims (1)
- 【特許請求の範囲】 １、ベクトル命令を処理する第１の処理手段と、スカラ
命令を処理する第２の処理手段と、前記第１および第２
の処理手段との間でデータのロード及びストアを行なう
主記憶手段と、前記第１および第２の処理手段と前記主
記憶手段とに対してスカラデータのロード／ストア動作
、またはベクトルデータのロード／ストア動作を指定す
る指令信号を発生する指令手段と、前記第２の処理手段
に接続され、かつ前記主記憶手段の記憶データの一部の
コピーを記憶するバッファ手段と、前記指令手段からの
指令信号を受けとり、スカラデータに対する指令信号に
応答して前記バッファ手段へのロード／ストア動作を制
御し、かつ必要に応じて前記主記憶手段にロード、また
はストア指令を出し、またベクトルデータに対する指令
信号に応答して前記バッファ手段へのロード／ストア動
作をバイパスし、前記主記憶手段にロード／ストア指令
を送出するバッファ制御手段とを有することを特徴とす
る情報処理装置。 ２、特許請求の範囲第１項に記載の情報処理装置におい
て、前記指令手段から出されるベクトルデータのロード
／ストア指令及び該指令を実行する為に必要となる主記
憶アドレス情報と、前記指令手段から出されるスカラデ
ータのストア指令及び該指令を実行する為に必要となる
主記憶アドレス情報とを同じ送信パスにのせ、前記バッ
ファ手段へのアクセスをバイパスして、前記主記憶手段
にベクトルデータのロード、またはストア指令を送出す
るバッファ制御手段を有することを特徴とする情報処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13788085A JPS621066A (ja) | 1985-06-26 | 1985-06-26 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13788085A JPS621066A (ja) | 1985-06-26 | 1985-06-26 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS621066A true JPS621066A (ja) | 1987-01-07 |
| JPH0435788B2 JPH0435788B2 (ja) | 1992-06-12 |
Family
ID=15208845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13788085A Granted JPS621066A (ja) | 1985-06-26 | 1985-06-26 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS621066A (ja) |
-
1985
- 1985-06-26 JP JP13788085A patent/JPS621066A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0435788B2 (ja) | 1992-06-12 |
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