JPH04358253A - 信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は，中央演算装置（ＣＰＵ
）を介さず，ＤＭＡコントローラ（ＤＭＡＣ）を使用し
て直接メモリにアクセスし，各種入出力装置間で画像デ
ータ等の大容量のデータを高速に転送するＤＭＡ（ダイ
レクト・メモリ・アクセス）によるデータ転送処理とプ
ログラム演算処理を行うことのできる信号処理装置に関
する。

【０００２】

【従来の技術】図５により従来の技術を説明する。図（
Ａ）は，ファクシミリにおける信号処理システムを示す
。図において，１００はスキャナであって，原稿を読み
取り，画像データを生成するものである。１０１はメモ
リ，１０２はプリンタ，１０３はシリアル・パラレル・
インプット・アウトプット（ＳＩＯ）であって，パラレ
ルデータをシリアルデータに変換し，外部装置（モデム
等）に出力するか，もしくは外部装置からのシリアルデ
ータをパラレルデータに変換するものである。１０４は
ＤＭＡＣ，１０５は画像データの圧縮，伸張等の画像処
理である。１０６はＣＰＵ，１０７はセンサ等の入出力
装置である。

【０００３】図の構成において，■〜■はＤＭＡ転送チ
ャネルであって，ＤＭＡ転送においてＣＰＵ（１０６）
を介さず，直接にメモリ１０１との間でデータ転送を行
うチャネルである。図の構成におけるＤＭＡの動作を説
明する。

【０００４】スキャナ１００，プリンタ１０２，その他
の入出力装置１０７等が，ＤＭＡＣ（１０４）へデータ
転送要求を出力する。ＤＭＡＣ（１０４）は，ＤＭＡ優
先順位の高い入出力装置を選択して，ＣＰＵ（１０６）
へバスの使用許可願　（ａ）を出力する。

【０００５】ＣＰＵ（１０６）はバス調停後，自らのバ
ス使用を停止し，ＤＭＡＣ（１０４）へバス使用許可　
（ｂ）を出力する。ＤＭＡＣ（１０４）は，メモリアド
レスを指定し，制御信号を発生して，メモリ１０１と選
択された入出力装置（１００，１０２，１０７）間のデ
ータ転送処理を制御する。

【０００６】図（Ｂ）はＣＰＵ動作サイクルとＤＭＡ動
作サイクルとの関係を示す。ＣＰＵ動作からＤＭＡ動作
への切り替えは，ＣＰＵで処理されていたデータを一時
退避させる等のバス切り替え処理をした後ＤＭＡ動作が
開始される。図６は，従来のＤＭＡＣとＣＰＵの構成を
示す。

【０００７】図において，１１０はＤＭＡＣ，１１１は
ＣＰＵである。１１２はＤＭＡＣの制御ブロックであっ
て，ＣＰＵへバス要求，メモリへのデータ転送等の制御
を行うものである。１１３はアドレスバッファであって
，アクセスするメモリのアドレスを一時格納するもの，
１１４はメモリのアドレス指定を順次行うためにアドレ
スをカウントするアドレスカウンタ，１１５は転送デー
タ数をカウントするバイトカウンタ，１１６はＤＭＡＣ
からＣＰＵ１１１へのバス要求信号を表すものである。

【０００８】１１７はデータバッファであって，ＣＰＵ
１１１で処理されたデータを一時格納するもの，１１８
，１１９はＣＰＵ１１１のレジスタであって，汎用レジ
スタである。１２０は演算回路，１２１はＣＰＵ１１１
のバス調停である。１２２はアドレスバッファであって
，プログラムカウンタで得られるアドレスを一時格納す
るものである。１２３はプログラムステップをカウント
するプログラムカウンタ，１２４は制御ブロックであっ
て，ＣＰＵにおいて，演算回路１２０と各種レジスタ１
１８，１１９間のデータ処理，データバスのデータ出力
等の制御をするものである。

【０００９】

【発明が解決しようとする課題】従来のＤＭＡＣにおけ
るプログラムカウンタ，転送バイトカウンタは回路構成
が比較的に大きいので，多チャネルのＤＭＡシステムを
構成すると，システムが大型化した。

【００１０】また，従来のようにＣＰＵとＤＭＡＣを別
々に構成することは，ＣＰＵ動作とＤＭＡ動作の切り替
えに，バス切り替え時間を必要とし，処理の高速化をさ
またげるものであった。本発明は，回路規模を小さくす
るとともに，処理を高速化したＤＭＡ処理機能とＣＰＵ
処理機能（プログラム演算機能）を備えた信号処理装置
を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明は，従来のＣＰＵ
の構成に，ＤＭＡ動作におけるアドレスを格納するレジ
スタと転送バイト数を格納するレジスタを付加し，アド
レスの演算および転送バイト数の演算をＣＰＵにおける
演算回路により行うようにした。

【００１２】図１に本発明の基本構成を示す。図におい
て，１は信号処理装置であって，プログラムによる演算
処理（以後ＣＰＵ演算処理と称する）とＤＭＡ処理を行
うものである。２は演算部であって，ＣＰＵ演算処理を
行うとともに，ＤＭＡ処理においてアドレス演算と転送
データバイト数の演算を行うものである。３はアドレス
レジスタであって，ＤＭＡにおいて，演算部２が算出し
たアドレスを格納するものである。４は転送バイトレジ
スタであって，ＤＭＡにおいて演算部２の求めたデータ
転送バイト数を格納するものである。５はプログラムカ
ウンタであって，ＣＰＵ演算処理においてプログラムス
テップをカウントするものである。６は汎用レジスタで
あって，ＣＰＵの演算処理において演算データを格納す
るものである。７はアドレスバッファであって，アドレ
スを一時格納するものである。８はデータバッファであ
って，データを一時格納するものである。１０は内部の
データバス，１１は内部のアドレスバス，１２は外部の
データバス，１３は外部のアドレスバス，１４は入出力
装置，１５は制御部であって，入出力装置１４からＤＭ
Ａリクエストがあった時，信号処理装置１の動作をＤＭ
Ａ動作に切り換えるものである。

【００１３】

【作用】第１図の構成の動作を説明する。制御部１５は
，入出力装置１４よりＤＭＡリクエスト信号が入力され
ると，信号処理装置１の動作モードをＤＭＡモードに切
り替える。

【００１４】アドレスレジスタ３にアドレスが格納され
，転送バイトレジスタ４に転送データのバイト数が格納
される。演算部２は，データ転送毎に転送データ数を演
算し，演算結果を転送バイトレジスタ４に格納する（デ
ータ転送毎に転送レジスタの値を１減らす）。演算部２
は，データ転送毎に格納するアドレスを演算し，アドレ
スレジスタ３に格納する（データ転送毎に，アドレスレ
ジスタの値を１加算する）。アドレスはアドレスバッフ
ァ７に格納され，メモリの読み出しもしくは書き込みの
動作のタイミングに合わせて外部アドレスバス１３に出
力される。ＣＰＵ演算処理は，制御部１５が信号処理装
置１をＣＰＵ動作モードとし，演算部２，プログラムカ
ウンタ５，汎用レジスタ６により行われる。

【００１５】本発明によれば，従来のＣＰＵの構成に比
較的構成の簡単なレジスタを付加しただけの簡単な構成
によりＣＰＵ動作とＤＭＡ動作を行う信号処理装置が構
成できる。また，本発明によれば，ＤＭＡ動作とＣＰＵ
動作を同一装置上に構成したので，ＤＭＡ動作とＣＰＵ
動作の切り替えに切り替え時間を必要とせず，処理が高
速化する。

【００１６】

【実施例】図２は，本発明の実施例構成を示す。図にお
いて，２０は入出力装置，２１はメモリ，２２はシリア
ル・パラレル・インプット・アウトプット（ＳＩＯ），
２３は，制御ブロック，２３’は転送要求受付ブロック
であって，ＤＭＡリクエストの要求受付をするものであ
る。２４はバス調停回路であって，ＤＭＡリクエスト信
号を入力することにより，信号処理装置の動作モードを
ＣＰＵ動作から，ＤＭＡ動作に切り替え，ＤＭＡ動作が
終了すると，ＤＭＡ動作から，ＣＰＵ動作に切り替える
ものである。

【００１７】２５は信号処理装置，２６は汎用レジスタ
，２７は演算回路であって，ＣＰＵ処理の演算および，
ＤＭＡ動作におけるアドレスのカウント，転送バイトの
カウントをするものである。２８はデータバッファ，２
９はアドレスバッファ，３０はプログラムカウンタ，３
１はアドレスレジスタ，３２は転送バイトレジスタ，３
３はデータバス，３４はアドレスバスである。

【００１８】図の構成の動作を説明する。転送要求受付
ブロック２３’は，入出力装置２０からのＤＭＡリクエ
ストを入力すると，ＤＭＡを受け付ける入出力装置を選
択し，ＤＭＡリクエスト信号をバス調停回路２４に転送
する。バス調停回路２４は，信号処理装置２５の動作を
ＤＭＡ動作に切り替え，ＤＭＡ動作開始を示す信号を転
送要求受付ブロック２３’に送る。転送要求受付ブロッ
ク２３’は，ＤＭＡ動作開始を示す信号を入出力装置２
０に送る。

【００１９】ＤＭＡ動作において，指定されたアドレス
がアドレスレジスタ３１に格納される。同時に，転送デ
ータのバイト数が転送バイトレジスタ３２に格納される
。メモリの書き込みもしくは読み出しの動作のタイミン
グに合わせて，アドレスバス３４からアドレスが出力さ
れ，メモリのアドレスが指定される。データがメモリ２
１へ転送されるか，もしくはメモリ２１から読み出され
ると，同時に，演算回路２７はアドレスレジスタの値を
１加算して，次にデータを格納するアドレスを求め，ア
ドレスレジスタの値を更新する。さらに，演算回路２７
は転送バイトレジスタの値から１減じた値を演算し，転
送バイトレジスタの値を更新する。

【００２０】以下同様に，演算回路２７は，データの転
送毎にアドレスレジスタの値を１加算し，アドレスレジ
スタの値を更新するとともに転送バイトレジスタの値を
１減じる。ＤＭＡ転送に必要な全データの転送が終了す
るまで以上の処理を繰り返す。

【００２１】図３は，本発明の信号処理装置の構成を示
す。図において，４０はデータバス，４１アドレスバス
，４２は入力バッファ，４３は出力バッファ，４４はア
ドレスバッファ，４５はＡＬＵＬセレクタ１であって，
プログラムカウンタ（ＰＣ），スタックポインタ（ＳＰ
），アドレスレジスタ（ＡＤＲ），転送バイトレジスタ
（ＢＣＲ）のデータを選択し，演算回路（ＡＬＵ）に入
力するものである。４６はデータセレクタであって，演
算回路（ＡＬＵ）の演算結果のデータのうち，データバ
ス４０を介して出力するものを選択するものである。４
７はアドレスセレクタであって，アドレスバスを介して
出力するアドレスを選択するものである。４８は汎用レ
ジスタ，４９はテンポラリレジスタであって，ＣＰＵ動
作からＤＭＡ動作に切り替えるとき，処理されていたデ
ータを一時格納するレジスタである。５０はプログラム
カウンタ（ＰＣ），５１はスタックポインタ（ＳＰ），
５２はアドレスレジスタ（ＡＤＲ），５３は転送バイト
レジスタ（ＢＣＲ）である。５４は演算回路（ＡＬＵ）
であり，ＦＣ−ＡＬＵは演算回路５４の信号を表わす。

【００２２】図において，ＳＬ−ＰＣ，ＳＬ−ＳＰ，Ｓ
Ｌ−ＢＣＲ，ＳＬ−ＡＤＲはそれぞれ，プログラムカウ
ンタＰＣ（５０），スタックポインタＳＰ（５１），ア
ドレスレジスタ（ＡＤＲ），転送バイトレジスタ（ＢＣ
Ｒ）のデータを表わす。ＦＣ−ＡＬＵは演算回路（ＡＬ
Ｕ）の演算データを表わす。

【００２３】図４により，図３の構成の動作を説明する
。図４は，構成のタイムチャートである。各信号はＬＯ
Ｗレベルにおいて有効である。図において，サイクル（
１）　〜（６）　はＣＰＵサイクル１，サイクル（７）
　〜（８）　はＤＭＡサイクル，サイクル（９）〜（１
３）は，ＣＰＵサイクル２である。ＣＬＫはクロック，
ＳＬ−ＰＣ，ＳＬ−ＳＰ，ＳＬ−ＡＤＲ，ＳＬ−ＢＣＲ
は，それぞれ図３において説明したものである。

【００２４】図のサイクル番号に従って，タイムチャー
トを説明する。（必要に応じて図３を参照する。）アド
レスセレクタはサイクル（１）　〜サイクル（６）　に
おいてＣＰＵ動作を選択する。

【００２５】サイクル（１）　　　ＡＬＵＬセレクタ１
は，プログラムカウンタ５０のデータを選択する。ＡＬ
Ｕ（５４）は，プログラムカウンタ５０の値を１加算す
る（ＦＣ−ＡＬＵ）。 サイクル（２）　　　ＡＬＵＬセレクタ１は，スタック
ポインタ５１を選択する。ＡＬＵ（５４）は，スタック
ポインタ５１の値を１減算する（ＦＣ−ＡＬＵ）。

【００２６】サイクル（３）　　　プログラムステップ
の演算を行う。 サイクル（４）　　　ＡＬＵＬセレクタ１は，プログラ
ムカウンタ５０のデータを選択する。ＡＬＵ（５４）は
，プログラムカウンタ５０の値を１加算する（ＦＣ−Ａ
ＬＵ）。

【００２７】サイクル（５）　〜（６）　　　プログラ
ムステップの演算を行う。サイクル（５）　でＤＭＡリ
クエスト信号が入力される。 サイクル（７）　〜（８）　アドレスセレクタがＤＭＡ
サイクルを選択する。 サイクル（７）　　　ＡＬＵＬセレクタ１は，転送バイ
トレジスタ５１を選択する。ＡＬＵ（５４）は，転送バ
イトレジスタ５３の値を１減算する（ＦＣ−ＡＬＵ）。

【００２８】サイクル（８）　　　ＡＬＵＬセレクタ１
は，アドレスレジスタ５１を選択する。ＡＬＵ（５４）
は，アドレスレジスタ５２の値を１加算する（ＦＣ−Ａ
ＬＵ）。サイクル（８）　において，ＤＭＡリクエスト
が解除される。 サイクル（９）　〜サイクル（１３）　　アドレスセレ
クタはＣＰＵサイクルを選択する。

【００２９】サイクル（９）　　　ＡＬＵＬセレクタ１
は，プログラムカウンタ５０のデータを選択する。ＡＬ
Ｕ（５４）は，プログラムカウンタ５０の値を１加算す
る（ＦＣ−ＡＬＵ）。 サイクル（１０）　　ＡＬＵＬセレクタ１は，スタック
ポインタ５１を選択する。ＡＬＵ（５４）は，スタック
ポインタ５１の値を１減算する（ＦＣ−ＡＬＵ）。

【００３０】（サイクル（９）　，（１０）におけるＳ
Ｌ−ＢＣＲを−１して，ＳＬ−ＡＤＲを＋１するＡＬＵ
の処理は，サイクル（５）　とサイクル（６）　のプロ
グラム演算処理に続く処理を行ったものである。）以下
同様に処理を進める。

【００３１】

【発明の効果】本発明によれば，ＤＭＡ処理を行う回路
を，簡単に構成でき，特に回路規模を大きくすることな
く多チャンネルのＤＭＡ制御が可能になる。また，本発
明によれば，ＤＭＡ処理とＣＰＵ処理の切り替えに，ロ
スタイムがなくなるので，システムの動作が高速化する
。

【図面の簡単な説明】

【図１】本発明の基本構成を示す図である。

【図２】本発明の実施例構成を示す図である。

【図３】本発明の信号処理装置の構成を示す図である。

【図４】本発明の信号処理装置のタイムチャートを示す
図である。

【図５】従来の技術の説明図である。

【図６】従来のＤＭＡＣとＣＰＵの構成を示す図である
。

【符号の説明】

１　　：信号処理装置 ２　　：演算部 ３　　：アドレスレジスタ ４　　：転送バイトレジスタ ５　　：プログラムカウンタ ６　　：汎用レジスタ ７　　：アドレスバッファ ８　　：データバッファ １０：データバス（内部） １１：アドレスバス（内部） １２：データバス（外部） １３：アドレスバス（外部）

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　互いに内部バスで結合された演算部（
   ２）　と，プログラムカウンタ（５）　と，汎用レジス
   タ（６）　と，ＤＭＡ転送処理においてメモリアドレス
   を格納するアドレスレジスタ（３）　と，ＤＭＡ転送処
   理において転送データのバイト数をカウントする転送バ
   イトレジスタ（４）　とを備え，ＤＭＡ転送処理におい
   ては，演算部（２）　がアドレスおよび転送バイト数を
   カウントしてそれぞれアドレスレジスタ（３）　と転送
   バイトレジスタ（４）　に格納し，プログラムによる演
   算処理は演算部（２）　は，演算部（２）　がプログラ
   ム演算データを演算し，汎用レジスタ（６）　に演算結
   果を格納し，プログラムカウンタ（５）　は処理された
   プログラム数をカウントすることにより行うことを特徴
   とする信号処理装置。