JPH09305530A

JPH09305530A - Ｄｍａコントローラ

Info

Publication number: JPH09305530A
Application number: JP12203296A
Authority: JP
Inventors: Hisanori Okamoto; 久範岡本
Original assignee: Brother Industries Ltd
Current assignee: Brother Industries Ltd
Priority date: 1996-05-16
Filing date: 1996-05-16
Publication date: 1997-11-28

Abstract

(57)【要約】【課題】データ配列の異なるＣＰＵに基づいて設計さ
れた入出力装置で処理されるデータを、それとは異なる
種類のＣＰＵによって正しく処理することが可能なＤＭ
Ａコントローラを提供する。【解決手段】ＤＭＡコントローラ６は、自己のシステ
ムのインテル系ＣＰＵ１と異なる方式のモトローラ系Ｃ
ＰＵに対して設計された入出力装置（読取装置７、パソ
コン１３など）との間でデータ転送を行う場合、当該入
出力装置から供給されるデータ、若しくは、メモリから
当該入出力装置に供給されるデータの配列を変更する配
列変更回路９を有する。配列変更回路９は、ワード転送
の際に、当該データの上位バイトと下位バイトを入れ換
える。また、バイト転送の際には、ＥＸＯＲ回路１５を
介してアドレスを指定することによりデータを書き込
み、又は、読み出すメモリ上のアドレス奇数アドレスと
偶数アドレスとで入れ替えてデータ転送を行わせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＭＡ（ダイレク
トメモリアクセス）コントローラに関する。

【０００２】

【従来の技術】ＣＰＵを含む制御ユニットとこれに接続
された入出力装置との間で高速にデータ転送を行う方式
としてＤＭＡ方式が知られている。通常の入出力制御
（いわゆるプログラム制御）では、入出力プログラムに
従ってＣＰＵと入出力装置との間でデータの転送を行
う。従って、例えば磁気ディスクのように高速に大量の
データを転送する能力のある装置との間で入出力を行う
場合には、転送に時間を要するとともにデータの転送中
はＣＰＵが転送処理にかかりきりになり、ＣＰＵの利用
効率が悪い。ＤＭＡ方式では、ＣＰＵによる制御は入出
力の開始と終了のときのみとし、一度データの転送が開
始されればその後はＣＰＵに関係なく、メモリと入出力
装置との間で直接データ転送を行う。

【０００３】ＤＭＡ方式においてはＤＭＡコントローラ
が使用される。ＤＭＡコントローラはＣＰＵに代わって
入出力のデータ転送を制御する回路である。ＤＭＡコン
トローラは通常複数のチャンネルを有しており、各チャ
ンネル毎に入出力装置と接続される。ＤＭＡコントロー
ラとＣＰＵとはバスを共有しており、ＤＭＡコントロー
ラが起動された状態にて入出力装置の制御回路からＤＭ
Ａコントローラを介してＤＭＡ処理のためのバス開放要
求が出されると、ＣＰＵは実行中の処理が終了した時点
でバスを開放し、バスの使用権をＤＭＡコントローラに
与える。これに応答して、ＤＭＡコントローラがバスを
使用して入出力装置との間でデータの転送を行う。一回
のＤＭＡ要求により実行されるデータ転送の時間（以
下、「ＤＭＡサイクル」という。）は決まっており、入
出力装置は、目的のバイト数のデータ転送処理が完了す
るまで、繰り返しＤＭＡ処理のためのバス開放要求を出
力する。ＤＭＡコントローラにより単位ＤＭＡサイクル
のデータ転送処理が終了すると、ＤＭＡコントローラは
バスの使用権をＣＰＵに戻し、ＣＰＵはバスを使用して
処理を再開する。ＤＭＡ処理のためのバス開放要求があ
る周期で連続的に出力されている場合には、それらに対
するＤＭＡ処理を継続的に行うことになる。

【０００４】

【発明が解決しようとする課題】ＤＭＡ処理によりメモ
リに書き込まれたデータは、ＣＰＵによる演算、データ
の加工等に供される。この場合、ＣＰＵは、メモリ内の
データをＣＰＵ内部のレジスタに読み込み、所定の演算
等を施し、その結果を再びメモリに出力する。このよう
にして得られたデータは、メモリから読み出され、入出
力装置等の他の構成部分へ供給される。現在、１６ビッ
トのプロセッサとしては開発メーカー等に依存する複数
のタイプのものが汎用されているが、タイプの違うＣＰ
Ｕではデータの処理動作等に相違がある。例えば、イン
テル系のプロセッサとモトローラ系のプロセッサでは、
メモリに記憶されたデータに演算を施すために内部レジ
スタにデータを読み込む場合、データの配列が異なって
しまうという問題がある。１６ビットプロセッサでは、
ワード（即ち、２バイト）単位でデータを扱う場合とバ
イト単位で扱う場合があるが、インテル系のプロセッサ
とモトローラ系のプロセッサでは上位１バイトと下位１
バイトの配列が逆になってしまう。

【０００５】これをより具体的に説明する。例えば、図
３に示すような１６ビットの信号がシステムに入力され
たとする。この信号はシリアル／パラレル変換され、メ
モリ（ＲＡＭ）内に図４（Ａ）のような配列で記憶され
る。なお、図４（Ａ）に示す「ｎ番地」、「ｎ＋２番
地」「ｎ＋４番地」、．．．の表示は、ワード（１６ビ
ット）単位でデータを取り扱う場合に、プログラム上で
指定するためのデータ格納アドレスを示すものであっ
て、通常、下位バイト（偶数アドレス、Ａ０＝０）の番
地を指定することにより、上位バイト（奇数アドレス、
Ａ０＝１）のデータとともに、ワード単位でデータの書
き込み或いは読み出しが実行される。例えば、プログラ
ム上で「ｎ番地」を指定したワード単位の命令が実行さ
れる場合には、「ｎ番地（偶数番地）」と「ｎ＋１番地
（奇数番地）」とを対象として、計１６ビットのデータ
の書き込み或いは読み出しが同時に実行される。従っ
て、データの書き込み或いは読み出しをワード単位で連
続的に行う場合には、「ｎ番地」、「ｎ＋２番地」とい
うように、指定アドレスが２番地ずつ加算されていくこ
とになる。ここで、例えば、モトローラ系のＣＰＵによ
りＲＡＭ内のデータを処理する場合、データはそのまま
の配列でＣＰＵ内のレジスタに取り込まれる。しかし、
インテル系のＣＰＵによりＲＡＭ内のデータを演算する
場合、ＲＡＭ内のデータの上位バイトと下位バイトが入
れ替えられた形でＣＰＵ内のレジスタに取り込みが行わ
れる（図４（Ｂ）参照）。従って、図３のような配列で
供給されたデータをインテル系のＣＰＵで演算する場合
には、上位バイトと下位バイトが入れ替わったデータを
演算することになり、正しい演算が行えない。

【０００６】このような観点から、通常、システムは使
用するＣＰＵの方式に応じたデータ配列でデータを取り
扱うように設計される。実際には、モトローラ系のＣＰ
Ｕを使用する場合にはデータは図４（Ａ）のような配列
でＲＡＭ内に供給されるようにシステムが設計され、イ
ンテル系のＣＰＵを使用する場合にはデータは図４
（Ａ）と上位、下位バイトが逆になるような配列でＲＡ
Ｍに供給されるようにシステムが設計される。

【０００７】しかし、場合によっては、異なるＣＰＵを
使用するように設計されていた複数のシステムを一体化
して、１つのＣＰＵの管理下で両方のシステムの機能を
実現できるようにしたいという要求がある。このような
場合、一方の方式のＣＰＵの動作に適合するように他方
のシステムを設計し直し、ソフトウェアを作り直すこと
は時間とコストを要する。従って、可能な限り既存のシ
ステムの根本的な設計変更をせずに、複数のシステムを
一体化できることが望まれる。具体的には、インテル系
のＣＰＵについて設計されたシステムとモトローラ系の
ＣＰＵについて設計されたシステムを一体化し、インテ
ル系のＣＰＵ１つで全体を制御したいという場合があ
る。この場合、モトローラ系のＣＰＵについて設計され
ているシステムで処理されるデータをそのままインテル
系のＣＰＵで処理しようとすると、前述のようにＣＰＵ
内へのデータの読み込みの際などにデータの配列が相違
するため、目的の演算、処理等を行うことができないと
いう不具合が生じる。

【０００８】本発明は、以上の点に鑑みてなされたもの
であり、データ配列の異なるＣＰＵに基づいて設計され
たシステムで処理されるデータを、それとは異なる種類
のＣＰＵによって正しく処理することが可能なＤＭＡコ
ントローラを提供することを課題とする。

【０００９】

【課題を解決するための手段】上記の課題を解決するた
め、請求項１記載の発明は、ＣＰＵ及びメモリを含む制
御部と入出力部との間でデータ転送を行うＤＭＡコント
ローラにおいて、前記入出力部から出力されるデータを
前記メモリに転送し、前記メモリから読み出されたデー
タを前記入出力部へ転送する転送回路を有し、前記転送
回路は、前記入出力部又は前記メモリから出力されたデ
ータの配列を変更する配列変更回路を有するように構成
する。

【００１０】上記のように構成されたＤＭＡコントロー
ラによれば、配列変更回路は転送すべきデータの配列を
変更して転送する。また、請求項２記載の発明によれ
ば、請求項１記載のＤＭＡコントローラにおいて、前記
配列変更回路は、前記入出力部又は前記メモリから出力
されたデータの上位数ビットと下位数ビットを入れ換え
るように構成する。

【００１１】上記のように構成された配列変更回路によ
れば、入出力部又はメモリから出力されたデータは、配
列変更回路により、上位数ビットと下位数ビットが入れ
替えられて転送される。

【００１２】また、請求項３記載の発明は、請求項２記
載のＤＭＡコントローラにおいて、前記配列変更回路
は、前記ＣＰＵから出力される指定信号に基づいて、入
力されるデータ又は前記入力されるデータの上位数ビッ
トと下位数ビットを入れ換えたデータのいずれか一方を
選択的に出力する選択回路であるように構成する。

【００１３】上記のように構成されたＤＭＡコントロー
ラによれば、選択回路はＣＰＵからの指定信号に基づい
て、配列変換回路に入力されるデータのそのままのデー
タと上位数ビットと下位数ビットを入れ換えたデータの
いずれか一方を選択的に出力する。

【００１４】また、請求項４記載の発明は、請求項１記
載のＤＭＡコントローラにおいて、前記配列変更回路
は、前記データをメモリに書き込むアドレス又は前記メ
モリから前記データを読み出すアドレスを変更するよう
に構成する。

【００１５】上記のように構成されたＤＭＡコントロー
ラによれば、データの転送の際、前記データをメモリに
書き込むアドレス又は前記メモリから前記データを読み
出すアドレスが変更される。

【００１６】また、請求項５記載の発明は、請求項４記
載のＤＭＡコントローラにおいて、前記配列変更回路
は、前記ＣＰＵから出力される指定信号に基づいて、前
記メモリに供給されるアドレス信号の最下位ビットを反
転させる回路であるように構成する。

【００１７】上記のように構成されたＤＭＡコントロー
ラによれば、データ転送の際、ＣＰＵから出力される指
定信号に基づいて、前記メモリに供給されるアドレス信
号の最下位ビットが反転される。

【００１８】また、請求項６記載の発明は、請求項１乃
至５のいずれかに記載のＤＭＡコントローラにおいて、
前記ＣＰＵは、メモリからＣＰＵ内部のレジスタにワー
ド単位でデータを取り込む場合に、上位バイトと下位バ
イトの配列が入れ替わって取り込まれる方式のものであ
るように構成する。

【００１９】上記のように構成されたＤＭＡコントロー
ラによれば、メモリからＣＰＵ内部のレジスタにワード
単位でデータを取り込む場合に、上位バイトと下位バイ
トの配列が入れ替わって取り込まれる場合であっても、
配列変更回路により上位バイトと下位バイトのデータ配
列が変更される。

【００２０】

【発明の実施の形態】以下、図面を参照して本発明の好
適な実施の形態について説明する。図１は、本発明の実
施形態にかかるＤＭＡコントローラを適用したファクシ
ミリ装置の制御部の構成、及び、その入出力装置との関
係の構成を示すブロック図である。なお、図１におい
て、ＣＰＵ１は、インテル系のプロセッサとし、記録装
置８の制御系はインテル系のＣＰＵのデータ処理方式に
対応して設計されているものとする。また、読取装置７
及びパソコン１３の制御系はモトローラ系のＣＰＵのデ
ータ処理方式に対応して設計されているものとする。

【００２１】図１に示すように、ファクシミリ装置の制
御部１００は、バス４に接続されたＣＰＵ１、ＲＯＭ
２、ＲＡＭ３、モデム５及びＤＭＡコントローラ６を備
える。ＤＭＡコントローラ６が起動状態にあるとき、Ｒ
ＡＭ３はアドレスカウンタ１４を始めとしてＥＸＯＲ
（排他的論理和）回路１５及びラッチ回路１６からなる
アドレス制御部によって番地が指定される。ＤＭＡコン
トローラ６は、アドレスカウンタ１４等からなるアドレ
ス制御部の他に、転送サイクルを設定し、且つカウント
するためのサイクルカウンタ制御部、或いは、ＤＭＡ起
動状態にあるとき、Ｉ／Ｏ（入出力）制御部１８からの
データ転送要求に基づいてＤＭＡ処理を実行するべく、
ＣＰＵ１に対してバスの開放要求（BUS REQUEST ）を出
したりするタイミング制御部が設けられるとともに、本
実施形態においては、図２に示される配列変更回路９が
設けられている。ＤＭＡコントローラ６の配列変更回路
９は、Ｉ／Ｏ制御部１８に設けられたレジスタ１０、シ
リアル／パラレル変換器１１を介して読取装置７と接続
され、また、レジスタ１２、パラレル／シリアル変換器
１９を介してパソコン１３と接続されるとともに、レジ
スタ２０を介して記録装置８に接続されている。なお、
Ｉ／Ｏ制御部１８は、この他の入力装置のためのレジス
タが備えられているが、ここではその説明は省略する。
配列変更回路９は、ＣＰＵ１から出力される配列変更指
示データＤ2 をラッチするラッチ回路１７と接続されて
いる。なお、上記アドレス制御部におけるＥＸＯＲ回路
１５及びラッチ回路１６は配列変更回路として機能す
る。

【００２２】ＲＡＭ３は、種々の演算、制御などを実行
する際のデータの一時的な記憶装置として機能する。Ｒ
ＯＭ２は、種々のプログラムを記憶し、ＣＰＵ１はそれ
らのプログラムを実行することにより種々の処理を実行
する。ＤＭＡコントローラ６におけるアドレスカウンタ
１４は、ＤＭＡ起動時にＣＰＵ１から与えられたスター
トアドレスを始点に、アドレス値をカウントしてＲＡＭ
３のアドレスを指定するアドレス信号A0−A23 を出力す
る。ＣＰＵ１は、ＤＭＡ起動信号Ｓd を送出することに
より、ＤＭＡコントローラ６を起動するに先立って、バ
イト転送用の配列変更指示データＤ1 をラッチ回路１６
へ供給する。配列変更指示データＤ1 は、配列変更を伴
うバイト転送を行う場合には「１」となり、ワード転送
を行う場合、若しくは、配列変更を伴わないバイト転送
を行う場合には「０」となる。ラッチ回路１６は、この
配列変更指示データＤ1 をラッチし、ＥＸＯＲ回路１５
へ供給する。ＥＸＯＲ回路１５は、ラッチ回路１６の出
力及びアドレス信号の最下位バイトであるA0の排他的論
理和を演算し、ＲＡＭ３へアドレス信号A0として供給す
る。なお、アドレス信号A1−A23 は、アドレスカウンタ
１４から直接ＲＡＭ３へ供給される。

【００２３】また、ＣＰＵ１は、ＤＭＡコントローラ６
を起動するに先立ってワード転送用の配列変更指示デー
タＤ2 をラッチ回路17に供給する。配列変更指示データ
Ｄ2は、配列変更を伴うワード転送を行う場合には
「１」となり、バイト転送を行う場合、若しくは、配列
変更を伴わないワード転送を行う場合には「０」とな
る。ラッチ回路１７は、この配列変更データＤ2 をラッ
チし、選択信号Ｓs として配列変更回路９へ供給する。

【００２４】記録装置８は、ファクシミリに設けられた
プリンタ部であり、モデム２０により受信したデータ、
或いは読取装置７から出力されたデータ等をＤＭＡコン
トローラ６、Ｉ／Ｏ制御部１８のレジスタ部２０を介し
て受け取り、記録紙に記録する。なお、記録装置８は、
前述のようにインテル系のＣＰＵに対応して設計されて
いるので、ＤＭＡ転送を行う際にデータ配列の変更は必
要としない。

【００２５】一方、読取装置７は、送信原稿を読み取る
装置であり、読み取られたデータはＩ／Ｏ制御部１８の
シリアル／パラレル変換器１１によりパラレルデータに
変換され、レジスタ１０に一時的に記憶された後、配列
変更回路９へ入力される。また、パソコン１３は、モデ
ム２０により受信されたデータを内部のメモリに記憶す
るために使用される。なお、パソコンに記憶されたデー
タは必要に応じて記録装置により印刷を行う等の処理を
行うために読み出すことができるが、本実施形態では説
明の便宜上パソコンへ１３へのデータ転送のみについて
説明する。パソコン１３と配列変更回路９との間には、
データを一時的に記憶するためのレジスタ１２及びパラ
レル／シリアル変換器１９が設けられている。なお、前
述のように、読取装置７及びパソコン１３の入出力制御
はともにモトローラ系のＣＰＵに対応して設計されてお
り、ＣＰＵ１はそのままのデータ配列で処理をすること
ができないため、配列変更回路９を介してデータの入出
力を行う際に配列変更を行う必要がある。

【００２６】配列変更回路９の具体的な構成を図2 に示
す。図示のように、配列変更回路９は、レジスタ１０に
接続されたセレクタ２１と、レジスタ１２、２０に接続
されたセレクタ２２と、バス４に接続されたバッファ部
２３とを備える。セレクタ２１の入力端子X0−X15 に
は、読取装置７からの１６ビットのデータがそのまま入
力されており、入力端子Y0−Y15 には読取装置７からの
１６ビットのデータの上位8 ビットと下位８ビットが入
れ換えられて入力されている。セレクタ２１は、ラッチ
回路１７から供給される選択信号Ｓs が「１」の場合に
は入力端子Y0−Y15 の入力を出力し、選択信号が「０」
の場合には入力端子X0−X15 の入力を出力する。また、
セレクタ２２の入力端子X0−X15 には、バス４からの１
６ビットのデータがそのまま入力されており、入力端子
Y0−Y15 にはバス４からの１６ビットのデータの上位８
ビットと下位８ビットが入れ換えられて入力されてい
る。セレクタ２２は、選択信号Ｓs が「１」の場合には
入力端子Y0−Y15 の入力を出力し、選択信号が「０」の
場合には入力端子X0−X15 の入力を出力する。

【００２７】次に、具体的な動作について説明する。ま
ず、Ｉ／Ｏ制御部１８は、各種の入出力装置（読取装置
７、パソコン１３、記録装置８など）が所定の動作を開
始するに伴って、データをＤＭＡ転送によりＲＡＭ３に
転送したり、或いは、その逆にＲＡＭ３からデータを受
け取ったりする場合、ＣＰＵ１に対して割込み信号を出
力することによりＤＭＡの起動を要求する。すると、Ｃ
ＰＵ１は、予めプログラムされている所定の割り込み処
理を実行することによって、ＤＭＡ転送を開始すべきＲ
ＡＭ３のスタートアドレス（先頭番地）、転送サイクル
数、さらには転送モード等をＤＭＡコントローラ６に送
り、アドレスカウンタ１４及びサイクルカウンタを所定
値に設定したりして、ＤＭＡ転送のための準備動作を行
う。その後、ＣＰＵ１は、ＤＭＡコントローラ６に対し
てＤＭＡ起動信号Ｓd を出力する。なお、このＤＭＡ起
動信号Ｓd を始めとして、ＣＰＵ１からＤＭＡコントロ
ーラ６に対して出力される各信号は、バス４を介して供
給されるものであるが、図１では信号の流れを容易に理
解できるようにするためバス４と区別して表示してい
る。

【００２８】ＤＭＡ起動信号Ｓd に基づいて起動状態と
なったＤＭＡコントローラ６は、その後、Ｉ／Ｏ制御部
１８からデータ転送のリクエストがある都度、ＣＰＵ１
に対してバス４の開放要求（BUS REQUEST ）を出し、Ｃ
ＰＵ１からバスを開放した旨の応答信号（BUS ACKNOWLE
DGE ）があるのに基づいて、ＤＭＡ処理を１サイクルず
つ順次実行する。具体的には、アドレスカウンタ１４に
よって指定されるＲＡＭ３のアドレス部分に格納されて
いるデータをＩ／Ｏ制御部１８の所定のレジスタに転送
し、或いは、Ｉ／Ｏ制御部１８の所定のレジスタに格納
されているデータをアドレスカウンタ１４によって指定
されるＲＡＭ３のアドレス部分に書き込む。そして、一
回のデータ転送が終了する毎にアドレスカウンタ１４の
カウント値を進めるとともに、サイクルカウンタをデク
リメントする。以下、同様の動作を繰り返し、サイクル
カウンタの値が「０」になった時点でＤＭＡの処理を終
了する。

【００２９】ところで、制御装置１００が行うＤＭＡに
よるデータ転送としては、ワード転送とバイト転送があ
る。ワード転送とは目的のデータを１ワード（２バイ
ト）毎に転送する方法であり、バイト転送とは目的のデ
ータを１バイト毎に転送する方法である。制御装置１０
０は、いずれの転送方法を行うかによって動作が異な
る。

【００３０】まず、ワード転送時の動作について説明す
る。配列変更を伴うワード転送時には、ＣＰＵ１はＤＭ
Ａコントローラ６を起動する（起動信号Ｓd を送る）前
に、配列変更指示データＤ1 を「０」とし、配列変更指
示データＤ2 を「１」とする。これにより、ラッチ回路
１６は「０」をラッチし、ラッチ回路１７は「１」をラ
ッチする。この場合、配列変更指示データＤ1 は「０」
であるので、EXOR回路１５はアドレスカウンタ１４が出
力するアドレス信号A0をそのままＲＡＭに供給する。よ
って、後述するＲＡＭ３のアドレスの変換は行われな
い。

【００３１】まず、この状態で、例えば読取装置７によ
って読み取ったデータをＤＭＡによりＲＡＭ３に転送す
る場合を考える。この場合、ラッチ回路１７は「１」を
ラッチしているので、同ラッチ回路１７は「１」の選択
信号Ｓs を配列変更回路９のセレクタ２１及び２２に供
給する。読取装置７は、送信原稿をラインイメージセン
サにより読み取り、所定のしきい値を用いて２値化して
例えば図３に示すような読み取りデータを生成して出力
する。シリアル／パラレル変換器１１は、この読み取り
データを１６ビット単位のパラレルデータに変換する。
レジスタ１０はこれを一時的に記憶し、ＤＭＡ実行時に
配列変更回路９へ供給する。配列変更回路９では、選択
信号Ｓs が「１」であることから、セレクタ２１が入力
端子Y0−Y15 の入力データを出力する。入力端子Y0−Y1
5 には、読み取りデータXD0 −XD15が、上位バイトと下
位バイトが入れ換えられた形で入力されているので、配
列変更回路９は、上位バイトと下位バイトが入れ換えら
れた読み取りデータをＤＭＡコントローラ６を介してバ
ス４へ供給する。コントローラ６は、開放されたバス４
を利用して該読み取りデータをＲＡＭ３へ転送する。こ
のようにしてＲＡＭ３内に記憶された読取データは上位
バイトと下位バイトが入れ換えられているので、ＣＰＵ
１はワード単位で内部レジスタにデータを取り込み、演
算とうの処理を行う場合に正しい演算を行うことができ
る。

【００３２】次に、ＣＰＵ１により何らかの処理が施さ
れたＲＡＭ３内のデータをＤＭＡによりパソコン１３へ
転送する処理について説明する。この場合は、ＣＰＵ１
による処理後のデータであるので、ＣＰＵ１に対応した
データ配列でＲＡＭ３内に記憶されていることになる。
この場合も、配列を変更する必要があるのでＣＰＵ１は
配列変更指示データＤ1 を「０」、配列変更指示データ
Ｄ2 を「１」として、ＤＭＡ起動信号Ｓd を出力する。
従って、配列変更回路９内のセレクタ２１には、「１」
の選択信号Ｓs が供給されることになる。ＤＭＡコント
ローラ６は、開放されたバス４を利用してＤＭＡにより
ＲＡＭ３内のデータを読み出し、そのデータを配列変更
回路９に供給する。配列変更回路９内のセレクタ２２
は、選択信号「１」を入力されているので、入力端子Y0
−Y15 の入力信号、即ち、ＲＡＭ３からの出力データの
上位バイトと下位バイトが入れ替えられたデータをレジ
スタ１２へ出力する。レジスタ１２は、このデータを一
時的に保持し、パラレル／シリアル変換器１９によりシ
リアルデータに変換してパソコンへ供給する。なお、こ
の場合、パソコン１３へはシリアルインターフェースを
介してデータが供給される。このように、ＣＰＵ１の処
理が施されたＲＡＭ３内のデータはインテル系のＣＰＵ
１に対応したデータ配列を有しているが、モトローラ系
のＣＰＵに対応して制御系が設計されたパソコン１３へ
入力される前に、配列変更回路により上位バイトと下位
バイトの入れ換えが行われる。従って、パソコン１３で
は、自己のシステム設計に適合した配列のデータを受け
取ることになり、正しい処理を行うことが可能となる。

【００３３】一方、ＲＡＭ３内のデータをＤＭＡにより
記録装置８へ転送する場合には、ＣＰＵ１は配列変更指
示データＤ1 、Ｄ2 をいずれも「０」として、ＤＭＡコ
ントローラ６にＤＭＡ起動信号Ｓd を出力する。従っ
て、配列変更回路９内のセレクタ２２には、「０」の選
択信号Ｓs が供給されるので、入力端子X0−X15 の入力
信号、即ち、ＲＡＭ３からの出力データがそのままの配
列でレジスタ２０に格納されることになり、データの上
位バイトと下位バイトの入れ換えは行われない。これ
は、前述のように、記録装置の制御系は、ＣＰＵ１と同
じインテル系のＣＰＵに対応して設計されているため、
データの配列変更が不要だからである。従って、バス４
を利用してＤＭＡコントローラ６により転送されたデー
タは、ＲＡＭ３に格納されていた配列のままで記録装置
８へ供給される。以上のようにして、ＤＭＡによるＲＡ
Ｍ３と読取り装置７、パソコン１３又は記録装置８との
間のデータ転送が行われる。

【００３４】続いて、バイト転送時の動作を説明する。
バイト転送時には、１６ビット（２バイト）のデータの
うち、上位又は下位の１バイトを単位としてデータが転
送される。よって、配列変更回路９を利用して上位バイ
トと下位バイトのデータを入れ換えるのではなく、１バ
イトのデータはそのままのビット配列で転送することと
し、ＲＡＭ３内の書き込み又は読み出しアドレスの入れ
替え、具体的には奇数アドレスと偶数アドレスとの入れ
替えを行ってやる。このアドレスの入れ替えを行うのが
ＥＸＯＲ回路１５である。即ち、アドレスの配列変更を
伴うバイト転送時には、ＣＰＵ１は、ＤＭＡコントロー
ラ６を起動する前に配列変更指示データＤ1 を「１」と
し、配列変更指示データＤ2 を「０」とする。これによ
り、ラッチ回路１６は「１」をラッチし、ラッチ回路１
７は「０」をラッチする。よって、ラッチ回路１７は、
「０」の選択信号Ｓs を配列変更回路９に供給するの
で、配列変更回路９は転送データの上位バイトと下位バ
イトの入れ換えを行わず、そのままデータを出力する。
一方、ラッチ回路16の出力は「１」であるので、ＥＸＯ
Ｒ回路１５はアドレスカウンタ１４が出力するアドレス
信号A0を反転させてＲＡＭ３へ供給する。図４（Ａ）か
ら分かるように、アドレス信号の最下位ビットA0を反転
させると、アドレスカウンタ１４によって指定するアド
レスは奇数アドレスが偶数アドレスに、偶数アドレスが
奇数アドレスに入れ替わることになる。よって、ＲＡＭ
３はアドレスカウンタ１４により指定されたＤＭＡ転送
のスタートアドレスが、例えば「ｎ番地」であるとする
と、「ｎ＋１番地」、「ｎ番地」、「ｎ＋３番地」、
「ｎ＋２番地」の順で、データの書き込み又は読み出し
が行われることになる。

【００３５】Ｉ／Ｏ制御部１８に接続された読取装置７
以外の読取装置から１バイト毎に入力されるデータは、
配列変更回路９に入力され、ＤＭＡコントローラ６は開
放されたバス４を利用してＲＡＭ３へデータの転送を行
う。ここで、アドレス信号A0が反転されているので、該
データは奇数アドレスと偶数アドレスへの書き込み順序
が入れ替わって書き込まれる。従って、ＣＰＵ１がその
データをワード単位で内部レジスタに取り込み、演算等
の処理を行う場合に、モトローラ系ＣＰＵに対して設計
された入力装置からのデータをもとに、正しいデータ処
理を行うことができる。一方、ＣＰＵ１が演算等を行っ
た結果のデータをワード、バイト単位で所定の出力装置
へＤＭＡ転送する場合には、ＤＭＡコントローラ６は奇
数アドレスと偶数アドレスとが入れ替わった順序でＲＡ
Ｍ３からデータを読み出し、所定の出力装置へ出力す
る。従って、読み出されたデータは、モトローラ系ＣＰ
Ｕに対応して設計された出力装置の制御系のデータ配列
と適合する。なお、インテル系ＣＰＵに設計されたその
他の出力装置に対してＤＭＡ転送を行う転送の場合は、
ＣＰＵ１は並列変更指示データＤ1 、Ｄ2 いずれもを
「０」とするので、ＥＸＯＲ回路１５によるアドレスの
入れ替えは行われず、ＣＰＵ１がＲＡＭ３に書き込んだ
データ配列のまま一バイト単位で出力装置へ転送され
る。例えば、図４（Ａ）の例では、「ｎ番地」、「ｎ＋
１番地」、「ｎ＋２番地」、「ｎ＋３番地」の順にデー
タ転送される。

【００３６】以上説明したように、本発明によれば、Ｄ
ＭＡによるワード転送時には配列変更回路９によってデ
ータの上位バイトと下位バイトを入れ換えることができ
るので、読取装置７及びパソコン１３等の入出力装置の
制御系がＣＰＵ１と異なるタイプのＣＰＵに対応するデ
ータ配列でデータを扱うように設計されている場合で
も、ＣＰＵ１によりそのような配列のデータを処理する
ことが可能となる。また、ＤＭＡによるバイト転送の場
合には、ＥＸＯＲ回路１５によってＲＡＭ３のアドレス
を入れ替えることができるので、１バイト単位のデータ
を奇数アドレスと偶数アドレスとに書き込む或いは読み
出す順序が入れ替わってデータ転送が行われることにな
り、同様に異なるＣＰＵに対応した配列のデータの処理
が可能となる。従って、すでに設計されたシステムを部
分的に組合せて使用して新たなシステムを構成する際
に、異なるタイプのＣＰＵを使用する場合でも、新たに
システム全体の設計やソフトウェアの開発を行う必要が
なくなる。その結果、既存のシステムを利用して効率的
に新たなシステムを構成することが可能となる。

【００３７】なお、上述の実施形態では、ＣＰＵのタイ
プが一致する記録装置８等の入出力装置についても配列
変更回路９介してＤＭＡ転送を行うようにしているが、
これに限定されることなく、例えば、ＣＰＵのタイプが
一致する入出力装置に対しては配列変更回路９を介在さ
せることなくＤＭＡ転送を行う回路構成としてもよい。

【００３８】

【発明の効果】請求項１記載の発明によれば、例えば、
入出力部が制御部のＣＰＵと異なるＣＰＵに対応して設
計されている場合に、配列変更回路がデータ配列の変更
をするので、異なるＣＰＵに対応して設計されたシステ
ムを一体化して新たなシステムを容易に構成することが
可能となる。

【００３９】また、請求項２及び３記載の発明によれ
ば、配列変更回路はデータの上位数ビットと下位数ビッ
トを入れ換えるのみであるので、簡易な回路でデータ配
列の変更が可能となる。

【００４０】また、請求項４及び５記載の発明によれ
ば、配列変更回路はデータが書き込まれ又は読み出され
るメモリ上のアドレスを変更するのみであるので、単純
な構成で、しかも実際のデータに処理を施すことなくデ
ータ配列の変更が可能となる。

【００４１】また、請求項６記載の発明によれば、メモ
リからＣＰＵ内部のレジスタにワード単位でデータを取
り込む場合に、上位バイトと下位バイトの配列が入れ替
わって取り込まれる場合であっても、上位バイトと下位
バイトのデータ配列が変更されるので、ＣＰＵ内で正し
い演算を行うことが可能となる。

【図面の簡単な説明】

【図１】本発明の実施形態にかかるファクシミリ装置の
制御部の構成及び入出力装置との関係を示すブロック図
である。

【図２】図１に示す配列変更回路の回路構成を示す図で
ある。

【図３】ＲＡＭに転送されるデータの例を示す図であ
る。

【図４】ＲＡＭに転送されるデータの配置を示す図であ
る。

【符号の説明】

１…ＣＰＵ３…ＲＡＭ５…モデム６…ＤＭＡコントローラ７…読取装置８…記録装置９…配列変更回路１３…パソコン１４…アドレスカウンタ１５…ＥＸＯＲ回路２１、２２…セレクタ

Claims

【特許請求の範囲】

【請求項１】ＣＰＵ及びメモリを含む制御部と入出力
部との間でデータ転送を行うＤＭＡコントローラにおい
て、前記入出力部から出力されるデータを前記メモリに転送
し、前記メモリから読み出されたデータを前記入出力部
へ転送する転送回路を有し、前記転送回路は、前記入出力部又は前記メモリから出力
されたデータの配列を変更する配列変更回路を有するこ
とを特徴とするＤＭＡコントローラ。
【請求項２】前記配列変更回路は、前記入出力部又は
前記メモリから出力されたデータの上位数ビットと下位
数ビットを入れ換えることを特徴とする前記請求項１記
載のＤＭＡコントローラ。
【請求項３】前記配列変更回路は、前記ＣＰＵから出
力される指定信号に基づいて、入力されるデータ又は前
記入力されるデータの上位数ビットと下位数ビットを入
れ換えたデータのいずれか一方を選択的に出力する選択
回路であることを特徴とする請求項２記載のＤＭＡコン
トローラ。
【請求項４】前記配列変更回路は、前記データをメモ
リに書き込むアドレス又は前記メモリから前記データを
読み出すアドレスを変更することを特徴とする請求項１
記載のＤＭＡコントローラ。
【請求項５】前記配列変更回路は、前記ＣＰＵから出
力される指定信号に基づいて、前記メモリに供給される
アドレス信号の最下位ビットを反転させる回路であるこ
とを特徴とする請求項４記載のＤＭＡコントローラ。
【請求項６】前記ＣＰＵは、メモリからＣＰＵ内部の
レジスタにワード単位でデータを取り込む場合に、上位
バイトと下位バイトの配列が入れ替わって取り込まれる
方式のものであることを特徴とする請求項１乃至５のい
ずれかに記載のＤＭＡコントローラ。