JPH04359457A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JPH04359457A
JPH04359457A JP3134423A JP13442391A JPH04359457A JP H04359457 A JPH04359457 A JP H04359457A JP 3134423 A JP3134423 A JP 3134423A JP 13442391 A JP13442391 A JP 13442391A JP H04359457 A JPH04359457 A JP H04359457A
Authority
JP
Japan
Prior art keywords
printed circuit
bare
circuit board
chip
wiring pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP3134423A
Other languages
English (en)
Other versions
JP2974819B2 (ja
Inventor
Masayoshi Yamaguchi
政義 山口
Kazuhiko Sasahara
笹原 和彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP3134423A priority Critical patent/JP2974819B2/ja
Publication of JPH04359457A publication Critical patent/JPH04359457A/ja
Application granted granted Critical
Publication of JP2974819B2 publication Critical patent/JP2974819B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • H10W72/0711Apparatus therefor
    • H10W72/07141Means for applying energy, e.g. ovens or lasers
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • H10W72/073Connecting or disconnecting of die-attach connectors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • H10W72/075Connecting or disconnecting of bond wires
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • H10W72/075Connecting or disconnecting of bond wires
    • H10W72/07521Aligning
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/50Bond wires
    • H10W72/531Shapes of wire connectors
    • H10W72/536Shapes of wire connectors the connected ends being ball-shaped
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/50Bond wires
    • H10W72/531Shapes of wire connectors
    • H10W72/5363Shapes of wire connectors the connected ends being wedge-shaped
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/50Bond wires
    • H10W72/541Dispositions of bond wires
    • H10W72/5449Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/851Dispositions of multiple connectors or interconnections
    • H10W72/874On different surfaces
    • H10W72/884Die-attach connectors and bond wires
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/734Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】[発明の目的]
【0002】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法にかかり、特に複数のベアICチップを両面基
板に実装して小形・高密度化を図ったCOB構造に関す
るものである
【0003】。
【従来の技術】近年、COB(Chip  on  b
oard)などの高密度実装における軽薄短小高機能化
の傾向は高まる一方である。
【0004】高機能化という点に着目すると、限られた
寸法の混成集積回路内により多くの品種を複数個並べて
搭載し接続するには困難な状況にある。
【0005】図11には全体図、図12は要部拡大図、
図13は斜視図を示す。この半導体装置では、プリント
基板1の表面に6つの多品種のベアICチップ(チップ
コーティング前のICチップ)6を搭載し、ボンディン
グワイヤ7を介してベアICチップの電極と基板の配線
パターンとの相互接続配線を行い、パッケージ8内に封
止を行うようにしたものである。9および10はリード
端子(配線パターン)である。
【0006】このように長さの決められた混成集積回路
内にパッケージ内に多品種のベアICチップを複数個並
べて実装した場合、その種類および数が限られるばかり
でなく、混成集積回路内におけるベアICチップの占有
面積が大きくなり、ワイヤボンディングが難しくなると
いう問題がある。
【0007】ところでさらに高密度化しようとする場合
は、両面実装が望ましい。
【0008】しかしながら、この従来の構造の場合プリ
ント基板1裏面に部品等が実装されていると、ワイヤボ
ンディングの際に基板をクランプすることが不可能とな
るため、ベアベアチップを複数個実装する場合は図11
,図12,図13に示したようにプリント基板片面にし
か実装できない等の不具合がある。
【0009】また、従来技術で両面実装を行った例とし
ては、図14(a) および(b) ,図15に示すよ
うに、パッケ―ジタイプのIC11を使用する方法があ
る。このようにパッケ―ジタイプのIC11を使用する
ことにより、プリント基板1の両面に実装ができる。1
0はリード端子である。
【0010】この両面実装型の半導体装置は、片面にし
かベアICチップが実装できない図11,図12,図1
3に示したような混成集積回路に比べ、厚さが厚くなる
上、パッケ―ジタイプのIC11を両面に実装している
ため、ものによっては混成集積回路イズが、片面実装型
混成集積回路とほぼ同等レベルもしくは大きくなってし
まうことがある。
【0011】また両面実装型の半導体装置の他の例とし
て、図16に示すように、プリント基板1の表面にベア
ICチップを実装するとともに、裏面にはチップコンデ
ンサ30,チップ抵抗31,SOP(Small  O
utline  Pakkage)32等のパッケージ
ングのなされた表面実装部品を搭載したものも提案され
ている。しかしながら、従来の実装構造によると、ワイ
ヤボンディングに際してのクランプができないため、片
面にしかベアICチップ6を搭載することができない。 したがって、これらのベアICチップ6が搭載されてい
る表面でほとんど実装占有面積が決まり、裏面にはチッ
プコンデンサ30,チップ抵抗31,SOP(Smal
l  Outline  Package)32等の表
面実装部品が搭載されているにすぎず、かなりのすき間
が生じ、高密度に実装することが出来ない等の問題があ
る。
【0012】そこでこの問題を解決すべく、ただ単に両
面にベアICチップ6を実装しようとすると最初に裏面
に搭載された部品(ベアICチップ,コンデンサ,抵抗
,SOP等)の領域だけはボンディングステ―ジ17の
方でザグリを入れて逃がさなければならず、さらに表面
にベアICチップ6を搭載してワイヤボンディングを行
なう際、このザグリを入れた領域(部分)はしっかりと
クランプができない。つまり、このザグリを入れた部分
に相当する反対側(表面)の部分に配線パターン4が配
設される場合はこの配線パターン4へのワイヤボンディ
ングは十分プリント基板1上の配線パターン4を押え付
けてクランプすることができないため、熱と超音波エネ
ルギ―を効率良く、伝達できずボンディング性が著しく
悪く品質が大幅に低下する等の問題が生じる。
【0013】この問題は、ワイヤボンディング方式の実
装構造に限定されることなく、フリップチップなどのフ
ェイスダウンボンディング方式すなわちボンディングワ
イヤを用いることなく実装を行うダイレクトボンディン
グ方式の実装構造においても、ボンディングに際しての
十分なクランプができなかったり、表面の平坦性が悪く
なったりして、十分に高精度の位置決めを行うことがで
きないという問題があった。
【0014】
【発明が解決しようとする問題点】このようにワイヤボ
ンディングに際しては、プリント基板,ベアICチップ
,金ワイヤに対して熱と超音波を効率良くまた均一に伝
え安定かつ良好な接合強度を確保しなければならない。 そのためプリント基板をボンディングステ―ジに密着さ
せ、押え治具でしっかり固定させる必要がある。従って
、ボンディングステ―ジの基板接触面は凹凸のない平坦
な面になるような構造となっているために、プリント基
板裏面に部品等が実装されていることは許されず、ワイ
ヤボンディング方法によりベアICチップを複数個実装
する場合でもプリント基板片面にしか実装できず、実装
密度が上がらないという問題点があった。
【0015】また、ただ単に両面にベアICチップを実
装して高密度化をはかろうとすると、先に表面に実装さ
れた部品は裏面にベアICチップを搭載してワイヤボン
ディングする際はじゃまになり、この部分だけは逃げが
必要となる。
【0016】これはワイヤボンディング方式の実装のみ
ならず、ワイヤレス(ダイレクト)ボンディング方式の
実装においても大きな問題となっていた。
【0017】本発明は、前記実情に鑑みてなされたもの
で、小形でしかも高密度実装を行うことのできる両面実
装構造を提供することを目的とする。
【0018】
【問題点を解決するための手段】そこで本発明の第1で
は、配線パターンの形成されたプリント基板の両面にそ
れぞれ少なくとも1個のベアICチップを搭載し、両面
を樹脂封止した半導体装置において、プリント基板の表
面または裏面の少なくとも一方に、当該面に搭載される
ベアICチップの高さよりも高い樹脂封止用の枠を配設
するようにしている。
【0019】望ましくはリード引き出し端子は、枠の形
成された面の反対側の面の所定の領域に配設する。
【0020】さらにこの枠は、搭載部品およびその周辺
部品のいずれよりも高くなるように形成する必要がある
【0021】本発明の第2では、プリント基板表面に、
少なくとも1個のベアICチップを搭載し、前記プリン
ト基板の配線パターンに結線し、この面に、樹脂封止用
の枠を取付けた後、このプリント基板の裏面に少なくと
も1個のベアICチップを搭載し、配線パターンに結線
するようにしている。
【0022】本発明の第3では、配線パターンの形成さ
れたプリント基板表面に少なくとも1つのベアICチッ
プを搭載し、このベアICチップと配線パターンとを接
続するとともに、まわりを樹脂封止してなる混成集積回
路を裏面側が相対向するように絶縁性の接着部材を介し
て貼着するようにしている。
【0023】望ましくは、端部で、両プリント基板をは
さみ込むように形成されたリード引き出し端子を設置し
、このリード引き出し端子は表面および裏面の配線パタ
ーンと接続されるようになっている。
【0024】また望ましくは、端部で、両プリント基板
の間にをはさみ込まれるように形成されたリード引き出
し端子を配設し、表面および裏面の配線パターンと接続
するようにしている。
【0025】
【作用】上記第1の構成によれば、表面に部品の高さよ
り高い枠を取付け、しかも裏面の配線パターンは表面の
枠の領域内にあるようにして両面に複数個のベアICチ
ップを実装するようにしているので、従来の片面ベアI
Cチップ実装に比べて実装面積の縮小化を図ることがで
きる。また従来の両面ベアICチップ実装に比べてボン
ディング性に優れ品質向上が期待できる。
【0026】また、リード引き出し端子は、枠の形成さ
れた面の反対側の面の所定の領域に配設することにより
、平坦性を良好に維持したまま、裏面側(枠の形成され
た面の反対側の面)の実装を行うことができる。
【0027】さらにこの枠は、搭載部品およびその周辺
部品のいずれよりも高くなるように形成することにより
、裏面側の実装に際しボンディングステージに密着性よ
く装着することができる。
【0028】本発明の第2の方法によれば、プリント基
板表面に、少なくとも1個のベアICチップを搭載し、
前記プリント基板の配線パターンに結線し、プリント基
板の裏面にベアICチップを搭載し、結線するに先立ち
、この表面に、樹脂封止用の枠を取付けるようにしてい
るため、この枠によってベアチップICが保護されると
共に表面の平坦性を保つことが可能となり、裏面側の実
装に際し、表面側をボンディングステージに密着性よく
装着することができ、高精度で確実な実装を行うことが
できる。
【0029】ここで、結線方法としては、ワイヤボンデ
ィング、ダイレクトボンディングのいずれをも適用可能
である。また、表面側の樹脂封止は、裏面側のチップの
搭載の前でも後でも良い。
【0030】本発明の第3によれば、ベアICチップを
1枚のプリント基板に片面実装し、もう1枚のプリント
基板も同様にベアICチップを用いて片面実装し、その
後2枚のプリント基板の実装されていない片面同志を絶
縁性の接着剤又はシ―トを介し貼り合わせることにより
、疑似的な両面COB構造の混成集積回路を提供できる
ため、従来の片面のみにベアICチップを実装するCO
B構造の混成集積回路及びパッケ―ジタイプのICで構
成された両面構造の混成集積回路と比較した場合大幅な
小形化,高密度化を計ることができる。
【0031】
【実施例】次に、本発明の実施例について、図面を参照
しつつ詳細に説明する。
【0032】図1は、本発明の一実施例であって、図1
(a) は断面図、図1(b) は(C方向から見た)
上面図、図1(c) は(D方向から見た)下面図、図
1(d) は側面図を示す。
【0033】この半導体装置では、プリント基板1の表
面および裏面にベアICチップ6を搭載し、これらを囲
むようにエポキシ樹脂からなる枠9を配設したことを特
徴とするものである。
【0034】すなわち、金の配線パターン4の形成され
たプリント基板1の表面に2つ裏面に1つの他品種のベ
アICチップ6を搭載し、ボンディングワイヤ7を介し
てチップの電極(ボンディングパッド)20と配線パタ
ーン4との間で相互に接続配線を行い、チップコーティ
ング樹脂8によって封止を行うようにしたものである。 19は圧着ボールである。また前記配線パターン4には
、ガラエピを基材としてCu箔にNiめっきをし、その
後金めっきを施して形成されている外部接続用のリード
引き出し端子10が接続されている。
【0035】30はコンデンサ,31は抵抗,32はS
OPであり、いずれも配線パターン4上に半田あるいは
銀ペーストなどの導電性接着剤で固着されている。
【0036】次に、この半導体装置の実装方法について
説明する。
【0037】まず、両面に所定の配線パターン4の形成
されたプリント基板1を用意する。ついで、必要に応じ
て、スクリーン印刷法等を用いて、コンデンサ,抵抗,
SOPなどを接続する領域の配線パターン上に半田パタ
ーン(図示せず)を形成し、コンデンサ,抵抗,SOP
などをリフロー半田付けする。
【0038】この後、まずプリント基板1の表面側のチ
ップ搭載領域にベアICチップ6を銀ペーストなどを用
いて固着する(ダイボンディング)。
【0039】そして、図2乃至図4に示す方法でワイヤ
ボンディングを行う。
【0040】ワイヤボンディングは次のようにして行わ
れる。
【0041】まずに銀ペ―スト5を介してベアICチッ
プ6を実装したプリント基板1をヒ―タ内蔵(図示され
ていない)の加熱されたボンディングステ―ジ17上に
載せ位置決めをする。
【0042】この後、押え治具15にてプリント基板1
をクランプする。この段階が終了するとワイヤボンティ
ングが開始される。
【0043】まず、図2に示すようにキャピラリ―12
に金ワイヤ7を通した後に電気ト―チ棒14から高電圧
を印加し、放電させて金ワイヤ7の1部を溶融し、金ボ
―ル21を作る。
【0044】次に図4に示すように、超音波ホ―ン13
に取付けたキャピラリ―12を降下させ、ボンディング
ステージ17上にクランプされたプリント基板1上のベ
アICチップ6の所定の電極20に圧着させると同時に
超音波発振器(図示しない)から超音波エネルギ―をキ
ャピラリ―12に伝達させ接合させる。これをファ―ス
トボンディングという(図2)。
【0045】このファ―ストボンディングが終了すると
、キャピラリ―12を上昇させXYテ―ブル(図示しな
い)上に搭載されているボンディングヘッド(図示しな
い)をプリント基板1の配線パターン4に移動させ、図
3に示すように再度キャピラリ―12を降下させプリン
ト基板1の所定のリ―ド端子4に金ワイヤ7を圧着させ
ると同時に超音波発振器(図示しない)からの超音波エ
ネルギ―を印加させ接合させる。これをセカンドボンデ
ィングという。
【0046】その後、キャピラリ―12を上昇させ、途
中で下クランパ―22を閉じ、金ワイヤ7をプリント基
板1の配線パターン4より切断する。
【0047】このようにしてワイヤボンディングの1サ
イクルが終了する。
【0048】この工程を繰り返して、複数のベアICチ
ップ6の電極20とプリント基板1の配線パターン4を
金ワイヤ7にて結線する。このボンディング方法を熱圧
着超音波併用ボ―ルボンディングと言う。
【0049】このようにして表面に搭載されているベア
ICチップ6の電極20とプリント基板1の配線パター
ン4とを金ワイヤで結線した後、ベアICチップ6のま
わりをチップコ―ティング樹脂8を用いて封止する。
【0050】つまり、この装置のボンディングステ―ジ
17の面はクランプのために凹凸のない平らな面になる
ような構造になっている。
【0051】続いて、コンデンサ30,チップ抵抗31
は半田パターン上に載置し加熱することにより固着する
【0052】そして図1に示すようにあらかじめ形成さ
れたポリイミド製の枠9を絶縁性接着剤を用いて固着し
、枠の上端をつなぐ面とプリント基板表面とが平行とな
るようにする。
【0053】この後、このプリント基板を裏返しボンデ
ィングステージにこの枠9が密着するように設置する。 このボンディングステ―ジ17の面はクランプのために
凹凸のない平らな面になっているが、枠のためにプリン
ト基板裏面が平衡度を保つように良好に密着性よくボン
ディングステ―ジ17に載置される。
【0054】そして同様にして、プリント基板1の裏面
側のチップ搭載領域にベアICチップ6を銀ペーストな
どを用いて固着する(ダイボンディング)。
【0055】そして、また同様に図2乃至図4に示した
通常の方法でワイヤボンディングを行う。
【0056】続いて、SOP32を裏面側の半田パター
ン上に載置し加熱することにより固着する(リフロー半
田付け)。
【0057】そしてプリント基板の裏面側にもあらかじ
め形成されたポリイミド製の枠9を絶縁性接着剤を用い
て固着する。
【0058】そして最後に、エポキシ樹脂を枠9内に充
填し、チップコーティング樹脂8から露呈する端部の領
域Rの配線パターン4に接続するようにリードフレーム
10を嵌合し、半田ディップして接続する。
【0059】このリードフレームは図5(a) および
(b) に平面図およびそのA−A断面図を示すように
42アロイから構成され、先端が断面コの字状をなすよ
うに形成され、他端をタイバーTで一体的に形成されて
おり、プリント基板との接続後、タイバーTを切除する
ようになっている。なお、この基板との接続部は、プリ
ント基板の配線パターンと良好に接続するようにさせる
ため、やや先端の間隔が狭くなるように形成されており
、プリント基板を挟んで嵌め、良好に接合できる。
【0060】このようにして、両面COB構造が完成す
る。
【0061】この方法によれば、プリント基板の両面に
ベアICチップ6が信頼性よく実装でき、プリント基板
1の縮小化及び高密度化を図ることができる。
【0062】なお、前記実施例では、樹脂封止は両面の
ベアチップ搭載後に行うようにしたが、表面に搭載した
のち、一旦表面側の樹脂封止を行い、裏面側のチップを
搭載するようにしてもよい。
【0063】また、前記実施例では枠は両面に形成した
が、片面のみでもよい。
【0064】さらにまた、各面での実装はベアICチッ
プ、他の実装部品の順に行ったが、その逆でもよいこと
はいうまでもない。
【0065】実施例2 次に、本発明の第2の実施例について説明する。図6(
a) および(b) は全体平面図および断面図,図7
(a) および(b) は要部拡大平面図および断面図
,図8は分解構造図,図9は斜視図である。
【0066】この半導体装置は、それぞれの金の配線パ
ターン4の形成された厚さ0.8mmのプリント基板1
a,1b表面にそれぞれ3こづつのベアICチップ6を
搭載し、このベアICチップと配線パターンとを接続す
るとともに、各ベアICチップ6のまわりを樹脂封止し
て、2つの混成集積回路を形成し、これらのプリント基
板1a,1bの裏面側が相対向するように絶縁性の接着
部材2を介して貼着し、実施例1と同様に端部の領域R
の配線パターン4に接続するようにリードフレーム10
を嵌合し、半田ディップして接続したものである。ここ
で金の配線パターン4は、表面を膜厚0.5μm の金
めっき層で被覆したものである。
【0067】ここで1a,1bはプリント基板、2は両
プリント基板を接続するための絶縁性接着剤、3は金メ
ッキされたパタ―ンでありベアICチップをダイボンデ
ィングするためのアイランド(ダイパッド)である。4
は金の配線パタ―ンである。6はベアICチップであり
、銀ペ―スト5を介してアイランドにダイボンディング
される。このダイボンディングされたベアICチップか
らプリント基板の配線パターン(ボンディングパッド)
4に、金ワイヤ7にてワイヤボンディングを行う。 8はダイボンディングされたベアICチップとワイヤボ
ンディングされた金ワイヤの保護のための樹脂である。 10は外部接続用のリ―ドフレ―ムであり、2枚のプリ
ント基板を挟持する。
【0068】次に、この半導体装置の製造方法について
説明する。
【0069】まず、両面に所定の配線パターン4の形成
されたプリント基板1を用意する。ついで、各プリント
基板1a,1bの表面のチップ搭載領域にベアICチッ
プ6をシルバーペーストなどを用いて固着する(ダイボ
ンディング)。
【0070】そして、実施例1に図2乃至図4に示した
方法でそれぞれに対しワイヤボンディングを行う。
【0071】このようにしてそれぞれ片面実装のなされ
た各プリント基板1a,1bの裏面側が向かい合うよう
に絶縁性接着剤を介して固着する。
【0072】そして最後に、プリント基板の1端部の領
域Rの配線パターン4に接続するようにリードフレーム
10を嵌合し、半田ディップして接続する。
【0073】このリードフレームは実施例1で示したの
と同様に、42アロイから構成され、先端が断面コの字
状をなすように形成され、他端をタイバーTで一体的に
形成されており、プリント基板との接続後、タイバーT
を切除する。
【0074】このようにして、擬両面COB構造が完成
する。
【0075】かかる構造をとることにより、複数個のベ
アICチップを実装する場合でも両面実装を高密度に行
うことが可能になるため従来例に比較しかなりの小形化
をはかることが可能となる。
【0076】また、通常の片面実装構造の半導体装置を
実装すれば良いため、実装方法を何等変更することなく
、容易に実装可能である。
【0077】なお、この実施例では、配線パターンはプ
リント基板の表面側にのみ形成したが、裏面側にも形成
しスルーホールを介して接続するようにしてもよく、こ
れにより回路設計に自由度が増し、高密度化に際しても
製造が容易で信頼性の高い半導体装置を得ることができ
る。
【0078】また、前記実施例ではリード端子10は、
2枚のプリント基板を挾み込むようにして装着したが、
図10に断面図を示すように、スルーホールHを介して
表面側の配線パターンと接続するようにプリント基板の
裏面側にも配線パターン4sを形成し、この配線パター
ン4sに接続するようにリード端子10を2枚のプリン
ト基板の間に挾み込むようにしても良い。
【0079】なお、この例では2枚のプリント基板を重
ねるようにしているため、基板の厚さは薄いほうが望ま
しく、また薄い基板を用いて多層構造にしても良いこと
は言うまでもない。
【0080】また、各実施例において、チップと配線パ
ターンとの間の接続はワイヤボンディングによって行う
ようにしたが、必ずしもワイヤボンディングを用いる必
要はなく、フリップチップ、TAB方式などのワイヤレ
ス(ダイレクト)ボンディングを用いたものにも適用可
能である。
【0081】
【発明の効果】以上説明したように、本発明の第1では
、プリント基板の少なくとも一方の面に、部品の高さよ
り高い枠を取付け、両面に複数個のベアチップを実装し
た構造であるため、実装が容易でかつ小形化、高密度化
が可能となる。
【0082】本発明の第2の方法によれば、プリント基
板表面に、少なくとも1個のベアICチップを搭載し、
前記プリント基板の配線パターンに結線したのち、プリ
ント基板の裏面にベアICチップを搭載し結線するに先
立ち、この表面側に、樹脂封止用の枠を取付けるように
しているため、ボンディングステージに密着性よく装着
することができ、高精度で確実な実装を行うことができ
る。
【0083】本発明の第3では、ベアICチップを使用
して片面実装されたCOB構造の2枚の実装プリント基
板を用いて絶縁性の接着剤及びプレ―トを介し貼り合せ
疑似的な両面COB構造の混成集積回路としたため、大
幅な小形・高密度化を行うことが可能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施例の混成集積回路を示す図
【図2】ワイヤボンディング工程を示す図。
【図3】ワイヤボンディング工程を示す図。
【図4】ワイヤボンディング工程を示す図。
【図5】本発明の第1の実施例に用いられるリードフレ
ームを示す図。
【図6】本発明の第2の実施例の混成集積回路を示す図
【図7】同混成集積回路の要部拡大図。
【図8】同分解構造図。
【図9】同斜視図
【図10】本発明の他の実施例を示す図。
【図11】従来例の混成集積回路を示す図。
【図12】従来例の混成集積回路を示す図。
【図13】従来例の混成集積回路を示す図。
【図14】従来例の混成集積回路を示す図。
【図15】従来例の混成集積回路を示す図。
【図16】従来例の混成集積回路を示す図。
【符号の説明】
1a,1b  プリント基板 2  絶縁性接着剤 3  ダイパッド 4,4s  配線パターン 5  銀ペ―スト 6  ベアICチップ 7  金ワイヤ 8  チップコ―ティング樹脂 9  枠 10  外部接続用リ―ドフレ―ム 12  キャピラリ― 13  超音波ホ―ン 14  電気ト―チ棒 15  押え治具 17  ボンディングステ―ジ 19  圧着ボ―ル 20  ベアICチップの電極(ボンディングパッド)
21  金ボ―ル 22  下クランパ 30  コンデンサ 31  抵抗 32  SOP T  タイバー

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】  表面および裏面に配線パターンの形成
    されたプリント基板と、前記プリント基板表面に搭載さ
    れ、前記配線パターンに接続された少なくとも1個の第
    1のベアICチップと、前記プリント基板裏面に搭載さ
    れ、前記配線パターンに接続された少なくとも1個の第
    2のベアICチップと前記プリント基板の表面または裏
    面の少なくとも一方に配設され、当該面に搭載されるベ
    アICチップの高さよりも高い樹脂封止用の枠とを具備
    し、前記プリント基板の表面および裏面が樹脂封止され
    ていることを特徴とする半導体装置。
  2. 【請求項2】  プリント基板表面に、少なくとも1個
    のベアICチップを搭載し、前記プリント基板の配線パ
    ターンに結線する第1の搭載工程と、プリント基板の裏
    面に少なくとも1個のベアICチップを搭載し、前記プ
    リント基板の配線パターンに結線する第2の搭載工程と
    、前記プリント基板の表面および裏面のベアICチップ
    を樹脂封止する樹脂封止工程とを含む半導体装置の実装
    方法において、前記第2の搭載工程に先立ち、前記プリ
    ント基板の表面側に、樹脂封止用の枠を取付ける工程を
    含むようにしたことを特徴とする半導体装置の製造方法
  3. 【請求項3】  第1の配線パターンの形成された第1
    のプリント基板表面に少なくとも1つのベアICチップ
    を搭載し、前記ベアICチップと前記第1の配線パター
    ンとを接続するとともに、前記ベアICチップのまわり
    を樹脂封止してなる第1の混成集積回路と、第2の配線
    パターンの形成された第2のプリント基板表面に少なく
    とも1つのベアICチップを搭載し、前記ベアICチッ
    プと前記第2の配線パターンとを接続するとともに、前
    記ベアICチップのまわりを樹脂封止してなる第2の混
    成集積回路とを具備し、前記第1および第2のプリント
    基板の裏面側が相対向するように絶縁性の接着部材を介
    して貼着せしめられていることを特徴とする半導体装置
  4. 【請求項4】  前記第1および第2のプリント基板は
    その端部で、両者をはさみ込むように設置され、第1お
    よび第2の配線パターンとの接続のなされたリ―ド端子
    を具備したことを特徴とする請求項(3) 記載の半導
    体装置。
JP3134423A 1991-06-05 1991-06-05 半導体装置およびその製造方法 Expired - Fee Related JP2974819B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3134423A JP2974819B2 (ja) 1991-06-05 1991-06-05 半導体装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3134423A JP2974819B2 (ja) 1991-06-05 1991-06-05 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JPH04359457A true JPH04359457A (ja) 1992-12-11
JP2974819B2 JP2974819B2 (ja) 1999-11-10

Family

ID=15128040

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3134423A Expired - Fee Related JP2974819B2 (ja) 1991-06-05 1991-06-05 半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JP2974819B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08213516A (ja) * 1995-01-31 1996-08-20 Nec Corp 半導体装置及びその製造方法
US5784264A (en) * 1994-11-28 1998-07-21 Nec Corporation MCM (Multi Chip Module) carrier with external connection teminals BGA (Ball Grid Array) type matrix array form
KR100505391B1 (ko) * 1997-12-16 2005-11-14 주식회사 하이닉스반도체 반도체패키지및그제조방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5784264A (en) * 1994-11-28 1998-07-21 Nec Corporation MCM (Multi Chip Module) carrier with external connection teminals BGA (Ball Grid Array) type matrix array form
JPH08213516A (ja) * 1995-01-31 1996-08-20 Nec Corp 半導体装置及びその製造方法
KR100505391B1 (ko) * 1997-12-16 2005-11-14 주식회사 하이닉스반도체 반도체패키지및그제조방법

Also Published As

Publication number Publication date
JP2974819B2 (ja) 1999-11-10

Similar Documents

Publication Publication Date Title
JP3481444B2 (ja) 半導体装置及びその製造方法
KR100459971B1 (ko) 반도체 장치 및 그 제조 방법, 제조 장치, 회로 기판 및전자기기
KR100459970B1 (ko) 반도체 장치 및 그 제조 방법과, 회로기판 및 전자기기
JP3176542B2 (ja) 半導体装置及びその製造方法
JP2595909B2 (ja) 半導体装置
US4974057A (en) Semiconductor device package with circuit board and resin
US6344683B1 (en) Stacked semiconductor package with flexible tape
US6069025A (en) Method for packaging a semiconductor device
KR100470897B1 (ko) 듀얼 다이 패키지 제조 방법
KR100231276B1 (ko) 반도체패키지의 구조 및 제조방법
US6744122B1 (en) Semiconductor device, method of manufacture thereof, circuit board, and electronic device
JP3502776B2 (ja) バンプ付き金属箔及び回路基板及びこれを用いた半導体装置
KR960015868A (ko) 적층형 패키지 및 그 제조방법
JPWO2001026155A1 (ja) 半導体装置及びその製造方法、製造装置、回路基板並びに電子機器
JPH06295962A (ja) 電子部品搭載用基板およびその製造方法並びに電子部品搭載装置
KR20080083533A (ko) 플립-칩 방식의 적층형 파워 모듈 및 그 파워 모듈의제조방법
KR20010028815A (ko) 적층 패키지 및 그의 제조 방법
JPWO2001026147A1 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
KR20030017676A (ko) 듀얼 다이 패키지
US6486551B1 (en) Wired board and method of producing the same
JP3165959B2 (ja) 半導体チップの実装構造および半導体装置
JP2000150560A (ja) バンプ形成方法及びバンプ形成用ボンディングツール、半導体ウエーハ、半導体チップ及び半導体装置並びにこれらの製造方法、回路基板並びに電子機器
JP2974819B2 (ja) 半導体装置およびその製造方法
JP4038021B2 (ja) 半導体装置の製造方法
US6645794B2 (en) Method of manufacturing a semiconductor device by monolithically forming a sealing resin for sealing a chip and a reinforcing frame by transfer molding

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees