JPH08213516A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JPH08213516A
JPH08213516A JP7014344A JP1434495A JPH08213516A JP H08213516 A JPH08213516 A JP H08213516A JP 7014344 A JP7014344 A JP 7014344A JP 1434495 A JP1434495 A JP 1434495A JP H08213516 A JPH08213516 A JP H08213516A
Authority
JP
Japan
Prior art keywords
resin
circuit board
substrate
cavity
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP7014344A
Other languages
English (en)
Other versions
JP2861847B2 (ja
Inventor
Yoshifumi Moriyama
好文 森山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP7014344A priority Critical patent/JP2861847B2/ja
Publication of JPH08213516A publication Critical patent/JPH08213516A/ja
Application granted granted Critical
Publication of JP2861847B2 publication Critical patent/JP2861847B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/68Shapes or dispositions thereof
    • H10W70/682Shapes or dispositions thereof comprising holes having chips therein
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/851Dispositions of multiple connectors or interconnections
    • H10W72/874On different surfaces
    • H10W72/884Die-attach connectors and bond wires
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/734Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

(57)【要約】 【目的】 回路基板上に半導体素子を実装し、樹脂封止
してパッケージを形成する場合に、封止樹脂によるパッ
ケージの反りを防ぐ。 【構成】 回路基板に座ぐりによるキャビティを形成す
るか、または樹脂枠装着によって樹脂の流れ止めを行う
構造において、基板の座ぐり残し部あるいは樹脂枠によ
って樹脂封止エリアを分割し、場合によっては耐反り性
を増す桟を形成する。この構造によって、封止樹脂に起
因する反りを低減させる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体装置の構造に関
し、特に回路基板上に半導体素子を実装し、これを樹脂
封止してなる半導体装置及びその製造方法に関する。
【0002】
【従来の技術】従来の半導体装置は図5(a),(b)
に示されるように、回路基板1にキャビティを設け、そ
のキャビティ中に半導体素子4を実装し、キャビティ内
に封止樹脂2を充填して半導体素子4を封止する構造に
おいて、複数の半導体素子を実装する場合、一つのキャ
ビティ中に複数の半導体素子4を実装していた。また5
はボンデイングワイヤである。図5に示す半導体装置
は、側縁に側面電極3を備えた回路基板1に2個の半導
体素子を実装してボンディングLCC(Leadles
s Chip Carrier)タイプのものであり、
回路基板1の外形寸法は1辺あたり10〜40mmと小
型であり、特に複数の半導体素子を回路基板のキャビテ
ィ内に高密度に実装する場合には、回路基板のキャビテ
ィを封止する封止樹脂が回路基板の表面積に占める割合
が高くなっている。図5に示すような半導体装置におい
て回路基板にキャビティを設けるにあたっては、複数の
半導体素子を一括して収容可能な大きさであって、しか
も複数の半導体素子を一括して封止できるような方形状
に形成していた(例えば、特開昭61−247060号
参照)。
【0003】
【発明が解決しようとする課題】上述した従来の半導体
装置では、回路基板の表面積上に占める封止樹脂の割合
が高いため、回路基板のキャビティに封止樹脂を充填し
た後に回路基板に反りが生じる虞れがあった。これは、
回路基板のキャビティに充填した封止樹脂をキュアーす
る際に樹脂の熱硬化収縮が起こることに起因する。特
に、回路基板としてガラスエポキシ材等を用いた場合に
は、回路基板に著しく反りが発生する危険性があった。
回路基板に反りが発生すると、半導体装置の実装時に回
路基板1の一部の側面電極3がプリント基板の電極から
浮き上がってしまい、接続不良を生じてしまうという問
題があった。
【0004】また回路基板へのキャビティの加工は、座
ぐり加工によるケースが多いが、一様に方形のキャビテ
ィを形成することは、座ぐり加工面積が広くなる原因と
なり、加工面積が広くなった分、封止樹脂が必要となる
ため総じてコストアップの要因となっていた。またルー
ターによる座ぐり加工は、面積あたりの加工費用が高い
という問題があった。
【0005】本発明の目的は、封止樹脂による回路基板
の反りを防止する半導体装置及びその製造方法を提供す
ることにある。
【0006】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、堰部と、樹脂分断部を
有し、回路基板上に複数の半導体素子を実装し、樹脂で
半導体素子を気密封止した半導体装置であって、堰部
は、回路基板の周辺部に設けられて気密封止用樹脂を回
路基板上に保持するものであり、樹脂分断部は、前記堰
部に取囲まれた回路基板上に設けられ、該基板上での気
密封止用樹脂の盛付領域を分断し、樹脂硬化の際に前記
基板に加わる反りを抑制する桟である。
【0007】また、キャビティを有し、該キャビティ
は、気密封止用樹脂の盛付領域内に位置し、前記堰部と
前記樹脂分断部とを組合せて形成され半導体素子を受け
入れる凹所である。
【0008】また、前記堰部と前記樹脂分断部は、回路
基板に設けられたキャビティの側壁をなす基板の立上り
部により構成されたものである。
【0009】また、前記堰部と前記樹脂分断部は、回路
基板上に立上げて装着されてキャビティを形成する樹脂
枠により構成されたものである。
【0010】また、本発明に係る半導体装置の製造方法
は、回路基板上に複数の半導体素子を実装し、樹脂で半
導体素子を気密封止した半導体装置の製造方法であっ
て、回路基板は、回路基板の周辺部に設けられて気密封
止用樹脂を該基板上に保持する堰部と、前記堰部に取囲
まれた基板上に設けられて該基板上での気密封止用樹脂
の盛付領域を分断し、樹脂硬化の際に基板に加わる反り
を抑制する桟とを有しており、前記樹脂の盛付領域を座
ぐり加工して、半導体素子を受け入れるキャビティを形
成し、キャビティ間を仕切る回路基板の立上った一部に
より前記堰部と前記樹脂分断部とを構築するものであ
る。
【0011】また、本発明に係る半導体装置の製造方法
は、回路基板上に複数の半導体素子を実装し、樹脂で半
導体素子を気密封止した半導体装置の製造方法であっ
て、回路基板は、回路基板の周辺部に設けられて気密封
止用樹脂を該基板上に保持する堰部と、前記堰部に取囲
まれた基板上に設けられて該基板上での気密封止用樹脂
の盛付領域を分断し、樹脂硬化の際に基板に加わる反り
を抑制する桟とを有しており、前記樹脂の盛付領域に樹
脂枠を立上げて設け、半導体素子を受け入れるキャビテ
ィを形成し、キャビティ間を仕切る前記樹脂枠により前
記堰部と前記樹脂分断部とを構築するものである。
【0012】
【作用】回路基板上での気密封止用樹脂の盛付領域内に
位置させて桟を設け、該桟により樹脂の盛付領域を個々
に分断して、樹脂硬化の際に回路基板に加わる反りを抑
制する。
【0013】
【実施例】次に、本発明について図面を参照して説明す
る。
【0014】(実施例1)図1(a)及び(b)は、本
発明の実施例1を示す平面図及び断面図である。
【0015】図において、ガラスエポキシ材を素材とす
る回路基板1に、ルーターを用いた座ぐり加工によって
キャビティ1aを形成し、キャビティ1a内に半導体素
子4を実装し、キャビティ1a内に封止樹脂2を注入
し、半導体素子4を樹脂2で気密封止する。また回路基
板1の周縁には、側面電極3を設けており、回路基板1
の電極と半導体素子4の電極とは、ボンデイングワイヤ
5により電気的に接続してある。
【0016】ここで、回路基板1に形成されるキャビテ
ィ1aは半導体素子4を実装するために必要な部分に形
成する。この場合、回路基板1の周囲に残った基板の立
上った一部により、基板1上に樹脂2を保持する堰部1
bを構築する。キャビティ1a間を仕切る回路基板1の
立上った一部により、回路基板1上の樹脂盛付領域1c
を長さ方向に分断する桟6を形成する。半導体素子4を
埋め込む場合、キャビティ1aの深さは0.6〜1.0
mm程度であり、この深さの場合、形成される桟6の幅
は最小0.2mm程度までの形成が可能である。寸法的
に許容されるならば、桟6の幅は広い方が基板の反りを
抑える効果は大きい。前述したとおり、封止樹脂として
エポキシ樹脂を用いた場合、この硬化収縮によって基板
1の反りが発生するが、特に本実施例のように回路基板
1の周囲に側面電極3を設けた表面実装タイプのパッケ
ージの場合に基板の反りの問題は大きい。回路基板1の
一辺の長さが25〜30mmになると、対策を行ってい
ないパッケージの場合、反りが300μmを超える場合
が発生し、実装に支障を来す。これに対し、本実施例の
桟6を幅約3mmとして形成しておくと、反りは約10
0μm程度に抑えられる。
【0017】(実施例2)図2(a)及び(b)は本発
明の実施例2を示す平面図及び断面図である。本実施例
は実施例1と比較して桟6を途中まで形成した形状と
し、残りを溝7状に残した構造としたものである。この
ような構造をとることによって、各半導体素子4を封止
しているキャビティ1a内の樹脂高さを均一化し、基板
1の反りを抑える構造とすることができる。
【0018】(実施例3)図3(a)及び(b)は本発
明の実施例3を示す平面図及び断面図である。本実施例
は、回路基板1′に樹脂枠8を立上げて取り付け、樹脂
枠8により、基板1′の周囲に設けられて樹脂2を基板
1′上に保持する堰部1bを構築し、さらに樹脂枠8の
開口部を長さ方向に分断するように樹脂枠8の肉厚を厚
くして桟6′を形成する。本実施例のように、封止樹脂
面積を分断する構造は樹脂枠を用いた樹脂封止構造にも
適用できる。
【0019】(実施例4)図4は、本発明の実施例4を
示す平面図である。本実施例は、回路基板1の形状が正
方形であり、実装する半導体素子4のサイズに比して、
回路基板1の一辺が大きい場合に、基板1上での封止樹
脂2の盛付領域を四分割するように桟6′′を形成した
ものである。本例のように、回路基板サイズと半導体素
子サイズ及び実装配置によって桟による封止部の分割は
任意に設定できる。
【0020】
【発明の効果】以上説明したように、本発明は回路基板
上に半導体素子を実装し、樹脂封止する構成において、
回路基板上での樹脂盛付領域を個々に分断し、樹脂硬化
時に回路基板に加わる反り力を小さくしたため、回路基
板の反りを低減でき、実装性を向上させることができ
る。
【0021】また、基板の座ぐり加工により桟形成を行
う場合には、座ぐり面積を低減させ、座ぐり加工の費用
を低く抑えることができるとともに、封止樹脂量を少な
くすることができるため、コスト低減を図ることができ
る。
【0022】また、桟形成を樹脂枠を用いて行なう場合
に、樹脂枠は型枠成形で製造することができ、座ぐり加
工により桟形成を行う場合に比較して製造コストを低減
することができる。
【図面の簡単な説明】
【図1】(a)は本発明の実施例1を示す平面図、
(b)は同断面図である。
【図2】(a)は本発明の実施例2を示す平面図、
(b)は同断面図である。
【図3】(a)は本発明の実施例3を示す平面図、
(b)は同断面図である。
【図4】本発明の実施例4を示す平面図である。
【図5】(a)は従来例を示す平面図、(b)は同断面
図である。
【符号の説明】
1 回路基板 2 封止樹脂 3 側面電極 4 半導体素子 5 ボンディングワイヤ 6 桟 7 溝 8 樹脂枠

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 堰部と、樹脂分断部を有し、回路基板上
    に複数の半導体素子を実装し、樹脂で半導体素子を気密
    封止した半導体装置であって、 堰部は、回路基板の周辺部に設けられて気密封止用樹脂
    を回路基板上に保持するものであり、 樹脂分断部は、前記堰部に取囲まれた回路基板上に設け
    られ、該基板上での気密封止用樹脂の盛付領域を分断
    し、樹脂硬化の際に前記基板に加わる反りを抑制する桟
    であることを特徴とする半導体装置。
  2. 【請求項2】 キャビティを有し、 該キャビティは、気密封止用樹脂の盛付領域内に位置
    し、前記堰部と前記樹脂分断部とを組合せて形成され半
    導体素子を受け入れる凹所であることを特徴とする請求
    項1に記載の半導体装置。
  3. 【請求項3】 前記堰部と前記樹脂分断部は、回路基板
    に設けられたキャビティの側壁をなす基板の立上り部に
    より構成されたものであることを特徴とする請求項2に
    記載の半導体装置。
  4. 【請求項4】 前記堰部と前記樹脂分断部は、回路基板
    上に立上げて装着されてキャビティを形成する樹脂枠に
    より構成されたものであることを特徴とする請求項2に
    記載の半導体装置。
  5. 【請求項5】 回路基板上に複数の半導体素子を実装
    し、樹脂で半導体素子を気密封止した半導体装置の製造
    方法であって、 回路基板は、回路基板の周辺部に設けられて気密封止用
    樹脂を該基板上に保持する堰部と、前記堰部に取囲まれ
    た基板上に設けられて該基板上での気密封止用樹脂の盛
    付領域を分断し、樹脂硬化の際に基板に加わる反りを抑
    制する桟とを有しており、 前記樹脂の盛付領域を座ぐり加工して、半導体素子を受
    け入れるキャビティを形成し、キャビティ間を仕切る回
    路基板の立上った一部により前記堰部と前記樹脂分断部
    とを構築することを特徴とする半導体装置の製造方法。
  6. 【請求項6】 回路基板上に複数の半導体素子を実装
    し、樹脂で半導体素子を気密封止した半導体装置の製造
    方法であって、 回路基板は、回路基板の周辺部に設けられて気密封止用
    樹脂を該基板上に保持する堰部と、前記堰部に取囲まれ
    た基板上に設けられて該基板上での気密封止用樹脂の盛
    付領域を分断し、樹脂硬化の際に基板に加わる反りを抑
    制する桟とを有しており、 前記樹脂の盛付領域に樹脂枠を立上げて設け、半導体素
    子を受け入れるキャビティを形成し、キャビティ間を仕
    切る前記樹脂枠により前記堰部と前記樹脂分断部とを構
    築することを特徴とする半導体装置の製造方法。
JP7014344A 1995-01-31 1995-01-31 半導体装置 Expired - Lifetime JP2861847B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP7014344A JP2861847B2 (ja) 1995-01-31 1995-01-31 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7014344A JP2861847B2 (ja) 1995-01-31 1995-01-31 半導体装置

Publications (2)

Publication Number Publication Date
JPH08213516A true JPH08213516A (ja) 1996-08-20
JP2861847B2 JP2861847B2 (ja) 1999-02-24

Family

ID=11858462

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7014344A Expired - Lifetime JP2861847B2 (ja) 1995-01-31 1995-01-31 半導体装置

Country Status (1)

Country Link
JP (1) JP2861847B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100505391B1 (ko) * 1997-12-16 2005-11-14 주식회사 하이닉스반도체 반도체패키지및그제조방법
WO2014042242A1 (ja) * 2012-09-17 2014-03-20 株式会社村田製作所 回路基板モジュール
JP2014236113A (ja) * 2013-06-03 2014-12-15 株式会社デンソー モールドパッケージ

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02101546U (ja) * 1989-01-27 1990-08-13
JPH03227558A (ja) * 1990-07-26 1991-10-08 Ibiden Co Ltd 電子部品搭載用基板
JPH04359457A (ja) * 1991-06-05 1992-12-11 Toshiba Corp 半導体装置およびその製造方法
JPH0521701A (ja) * 1991-07-11 1993-01-29 Nec Corp 混成集積回路装置
JPH0629427A (ja) * 1991-12-24 1994-02-04 Sumitomo Bakelite Co Ltd 半導体搭載用基板

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02101546U (ja) * 1989-01-27 1990-08-13
JPH03227558A (ja) * 1990-07-26 1991-10-08 Ibiden Co Ltd 電子部品搭載用基板
JPH04359457A (ja) * 1991-06-05 1992-12-11 Toshiba Corp 半導体装置およびその製造方法
JPH0521701A (ja) * 1991-07-11 1993-01-29 Nec Corp 混成集積回路装置
JPH0629427A (ja) * 1991-12-24 1994-02-04 Sumitomo Bakelite Co Ltd 半導体搭載用基板

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100505391B1 (ko) * 1997-12-16 2005-11-14 주식회사 하이닉스반도체 반도체패키지및그제조방법
WO2014042242A1 (ja) * 2012-09-17 2014-03-20 株式会社村田製作所 回路基板モジュール
JP2014236113A (ja) * 2013-06-03 2014-12-15 株式会社デンソー モールドパッケージ

Also Published As

Publication number Publication date
JP2861847B2 (ja) 1999-02-24

Similar Documents

Publication Publication Date Title
JP3859318B2 (ja) 電子回路のパッケージ方法
CN1124922C (zh) 在基片上直接进行电子器件的注射封铸
US20030184985A1 (en) Electronic device manufacturing method, electronic device and resin filling method
US6650020B2 (en) Resin-sealed semiconductor device
KR100306503B1 (ko) 패키징된집적회로의패널을형성하는방법및장치
KR100283348B1 (ko) 반도체장치의 제조방법
US6486537B1 (en) Semiconductor package with warpage resistant substrate
JP2004528729A (ja) 複数の半導体チップ、および配線ボードを有する樹脂パッケージ、ならびにこの樹脂パッケージを射出成形用金型によって製作する方法
US6090237A (en) Apparatus for restraining adhesive overflow in a multilayer substrate assembly during lamination
JPH08213516A (ja) 半導体装置及びその製造方法
JPH04322452A (ja) 半導体装置、半導体素子収納容器および半導体装置の製造方法
CN109346415B (zh) 封装结构选择性包封的封装方法及封装设备
KR101147929B1 (ko) 슬롯을 구비한 기판
KR100220492B1 (ko) 클립 리드 패키지
JP2012164769A (ja) 高周波モジュールの製造方法
KR0136688B1 (ko) 기판 접속용 도체홀을 갖는 반도체 패키지
JP2003188199A (ja) 半導体パッケージ集合物
JPH1050737A (ja) 半導体装置及び半導体素子搭載用コレット
JP2001168123A (ja) 半導体装置及びその製造方法、半導体装置の製造装置、回路基板並びに電子機器
KR20000040218A (ko) 멀티 칩 패키지
KR200245729Y1 (ko) 반도체패키지구조
JP2024078985A (ja) 半導体装置
JPH08236739A (ja) Ccdモジュールの封止構造
JPS62108549A (ja) 半導体パツケ−ジ
JPH0621145A (ja) 半導体装置

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19970909

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19981110