JPH04359468A - 化合物半導体装置及びその製造方法 - Google Patents
化合物半導体装置及びその製造方法Info
- Publication number
- JPH04359468A JPH04359468A JP3133965A JP13396591A JPH04359468A JP H04359468 A JPH04359468 A JP H04359468A JP 3133965 A JP3133965 A JP 3133965A JP 13396591 A JP13396591 A JP 13396591A JP H04359468 A JPH04359468 A JP H04359468A
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- Japan
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- melting point
- metal alloy
- film
- point metal
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- Pending
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は化合物半導体、特にＧａ
Ａｓを用いたショットキーゲート電界効果トランジスタ
（以下ＭＥＳＦＥＴという）により構成される半導体装
置及びその製造方法に関するものである。
Ａｓを用いたショットキーゲート電界効果トランジスタ
（以下ＭＥＳＦＥＴという）により構成される半導体装
置及びその製造方法に関するものである。
【０００２】
【従来の技術】現在、高速デバイスとしてＧａＡｓＭＥ
ＳＦＥＴを用いた集積回路の開発が盛んに行われている
が、より高速かつ低消費電力で大規模な集積回路を実現
するためには、集積回路を構成するＭＥＳＦＥＴの均一
性向上ならびに電気特性の精密制御が必要である。
ＳＦＥＴを用いた集積回路の開発が盛んに行われている
が、より高速かつ低消費電力で大規模な集積回路を実現
するためには、集積回路を構成するＭＥＳＦＥＴの均一
性向上ならびに電気特性の精密制御が必要である。
【０００３】図３は従来のＥ−ＦＥＴ（エンハンスメン
ト型ＦＥＴ）とＤ−ＦＥＴ（デプレッション型ＦＥＴ）
から構成されるＧａＡｓ集積回路を説明するための断面
図である。従来ＧａＡｓＭＥＳＦＥＴを製造する一般的
な方法として、ゲート電極にアニール後もショットキー
特性を保持する高融点金属合金膜を用い、ゲート電極を
マスクとして高濃度層をイオン注入する自己整合法があ
る。同図において、半絶縁性ＧａＡｓ基板１上にはＥ−
ＦＥＴ及びＤ−ＦＥＴが形成されており、集積回路はこ
の２種類のＭＥＳＦＥＴから構成されている。このよう
な集積回路では、まずＥ−ＦＥＴの動作層８およびＤ−
ＦＥＴの動作層９をそれぞれ別のマスクを用いてイオン
注入し、例えばＷＳｉ膜３などの高融点金属合金膜をス
パッタ等で被着し反応性イオンエッチングで加工するこ
とによりゲート電極を形成したのち、ゲート電極及びレ
ジストをマスクとして高濃度層５を自己整合法でイオン
注入する。次にＣＶＤ法などによりＳｉＯ２ 膜などの
アニール保護膜を被着した後、８００℃前後の温度で約
２０分程度の熱処理を施して注入イオンの活性化を行う
。 その後ソース電極６およびドレイン電極７を形成し、し
かるのちに相互の配線を行うことによりＧａＡｓＭＥＳ
ＦＥＴを用いた集積回路が完成する。
ト型ＦＥＴ）とＤ−ＦＥＴ（デプレッション型ＦＥＴ）
から構成されるＧａＡｓ集積回路を説明するための断面
図である。従来ＧａＡｓＭＥＳＦＥＴを製造する一般的
な方法として、ゲート電極にアニール後もショットキー
特性を保持する高融点金属合金膜を用い、ゲート電極を
マスクとして高濃度層をイオン注入する自己整合法があ
る。同図において、半絶縁性ＧａＡｓ基板１上にはＥ−
ＦＥＴ及びＤ−ＦＥＴが形成されており、集積回路はこ
の２種類のＭＥＳＦＥＴから構成されている。このよう
な集積回路では、まずＥ−ＦＥＴの動作層８およびＤ−
ＦＥＴの動作層９をそれぞれ別のマスクを用いてイオン
注入し、例えばＷＳｉ膜３などの高融点金属合金膜をス
パッタ等で被着し反応性イオンエッチングで加工するこ
とによりゲート電極を形成したのち、ゲート電極及びレ
ジストをマスクとして高濃度層５を自己整合法でイオン
注入する。次にＣＶＤ法などによりＳｉＯ２ 膜などの
アニール保護膜を被着した後、８００℃前後の温度で約
２０分程度の熱処理を施して注入イオンの活性化を行う
。 その後ソース電極６およびドレイン電極７を形成し、し
かるのちに相互の配線を行うことによりＧａＡｓＭＥＳ
ＦＥＴを用いた集積回路が完成する。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
自己整合法を用いたＧａＡｓ集積回路では、Ｅ−ＦＥＴ
とＤ−ＦＥＴをそれぞれ別のマスクを用いてイオン注入
したのちアニールして注入イオンの活性化を行うために
、Ｅ−ＦＥＴ及びＤ−ＦＥＴそれぞれのしきい値電圧を
所定の設計値に合わせて精密制御することが困難であっ
た。このために製造される集積回路の歩留りは非常に低
いものであった。
自己整合法を用いたＧａＡｓ集積回路では、Ｅ−ＦＥＴ
とＤ−ＦＥＴをそれぞれ別のマスクを用いてイオン注入
したのちアニールして注入イオンの活性化を行うために
、Ｅ−ＦＥＴ及びＤ−ＦＥＴそれぞれのしきい値電圧を
所定の設計値に合わせて精密制御することが困難であっ
た。このために製造される集積回路の歩留りは非常に低
いものであった。
【０００５】本発明は、ＧａＡｓＭＥＳＦＥＴのしきい
値電圧を設計値に合わせて精密制御することができ、あ
わせてＥ−ＦＥＴとＤ−ＦＥＴから構成されるＧａＡｓ
集積回路の歩留りを向上させることができる化合物半導
体装置及びその製造方法を提供することを目的とする。
値電圧を設計値に合わせて精密制御することができ、あ
わせてＥ−ＦＥＴとＤ−ＦＥＴから構成されるＧａＡｓ
集積回路の歩留りを向上させることができる化合物半導
体装置及びその製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は上記目的を達成
するために、イオン注入法などによって形成された同一
動作層に対してアニール工程を経てもショットキー特性
を保持する異なる材料の高融点金属合金膜を用いたゲー
ト電極を形成し、活性化アニールを行うことによりＥ−
ＦＥＴ及びＤ−ＦＥＴを同時に形成することを特徴とす
る。
するために、イオン注入法などによって形成された同一
動作層に対してアニール工程を経てもショットキー特性
を保持する異なる材料の高融点金属合金膜を用いたゲー
ト電極を形成し、活性化アニールを行うことによりＥ−
ＦＥＴ及びＤ−ＦＥＴを同時に形成することを特徴とす
る。
【０００７】
【作用】このように同一動作層上に異なる材料の高融点
金属合金膜を用いてゲート電極を形成し活性化アニール
することにより、それぞれの高融点金属合金膜の材料に
よる注入不純物の活性化の相違により、ＭＥＳＦＥＴの
しきい値電圧が正確にかつ再現性良く設定できるもので
ある。したがって、本発明を適用すればＧａＡｓ集積回
路の歩留りは向上する。
金属合金膜を用いてゲート電極を形成し活性化アニール
することにより、それぞれの高融点金属合金膜の材料に
よる注入不純物の活性化の相違により、ＭＥＳＦＥＴの
しきい値電圧が正確にかつ再現性良く設定できるもので
ある。したがって、本発明を適用すればＧａＡｓ集積回
路の歩留りは向上する。
【０００８】
【実施例】図１は本発明の一実施例を説明するためのも
ので、Ｅ−ＦＥＴとＤ−ＦＥＴから構成されるＧａＡｓ
集積回路の断面図である。同図においてＥ−ＦＥＴ及び
Ｄ−ＦＥＴは、半絶縁性ＧａＡｓ基板１上に選択イオン
注入により形成された動作層２と、動作層２上に例えば
ＷＳｉ膜３と接するゲート電極及び例えばＷＳｉＮ膜４
と接するゲート電極と、ＷＳｉ膜３と接するゲート電極
及びＷＳｉＮ膜４と接するゲート電極とレジストをイオ
ン注入のマスクとし自己整合法で形成された高濃度層５
と、高濃度層５上に形成されたソース電極６とドレイン
電極７とから構成されている。
ので、Ｅ−ＦＥＴとＤ−ＦＥＴから構成されるＧａＡｓ
集積回路の断面図である。同図においてＥ−ＦＥＴ及び
Ｄ−ＦＥＴは、半絶縁性ＧａＡｓ基板１上に選択イオン
注入により形成された動作層２と、動作層２上に例えば
ＷＳｉ膜３と接するゲート電極及び例えばＷＳｉＮ膜４
と接するゲート電極と、ＷＳｉ膜３と接するゲート電極
及びＷＳｉＮ膜４と接するゲート電極とレジストをイオ
ン注入のマスクとし自己整合法で形成された高濃度層５
と、高濃度層５上に形成されたソース電極６とドレイン
電極７とから構成されている。
【０００９】図２は本発明の一実施例を説明するための
もので、Ｅ−ＦＥＴとＤ−ＦＥＴから構成されるＧａＡ
ｓ集積回路の各製造工程における断面図である。同図に
おいて、まず半絶縁性ＧａＡｓ基板１上にレジスト１０
をマスクとしてＳｉイオンを加速電圧４０ＫｅＶ、ドー
ズ量４×１０１２ｃｍ−２の条件でイオン注入しＭＥＳ
ＦＥＴの動作層２を形成する（図２ａ）。次にＧａＡｓ
基板１の表面にＷＳｉ膜３をスパッタにより１００〜５
００ｎｍの厚さで被着する（図２ｂ）。次にＷＳｉ膜３
のＥ−ＦＥＴとなる領域をレジストをマスクとして反応
性イオンエッチング（ＲＩＥ）により開口し、ＧａＡｓ
基板１の表面にＷＳｉＮ膜４をスパッタにより１００〜
５００ｎｍの厚さで被着する（図２ｃ）。次にレジスト
１０をマスクとして反応性イオンエッチング（ＲＩＥ）
によりＷＳｉ膜３及びＷＳｉＮ膜４をエッチングしＥ−
ＦＥＴ及びＤ−ＦＥＴそれぞれのゲート電極を同時に形
成する（図２ｄ）。次にレジスト１０及びゲート電極を
マスクとしＳｉイオンを加速電圧８０ＫｅＶ、ドーズ量
２×１０１３ｃｍ−２の条件でイオン注入し高濃度層５
を自己整合法で形成する（図２ｅ）。次にＧａＡｓ基板
１の表面にＳｉＯ２ 膜等の絶縁膜１１をＣＶＤ法によ
り１０〜２００ｎｍの厚さで堆積させ、これをアニール
の保護膜として８００℃前後の温度で約２０分の熱処理
を行い注入された不純物を活性化する。次に絶縁膜１１
の所定の部分を開口しリフトオフ法によりＡｕＧｅ／Ｎ
ｉ合金を被着し熱処理を施すことにより、ソース電極６
及びドレイン電極７を形成する（図２ｆ）。このように
してＥ−ＦＥＴ及びＤ−ＦＥＴが製造され、しかるのち
に相互の配線を行うことによりＧａＡｓＭＥＳＦＥＴを
用いた集積回路が完成する。
もので、Ｅ−ＦＥＴとＤ−ＦＥＴから構成されるＧａＡ
ｓ集積回路の各製造工程における断面図である。同図に
おいて、まず半絶縁性ＧａＡｓ基板１上にレジスト１０
をマスクとしてＳｉイオンを加速電圧４０ＫｅＶ、ドー
ズ量４×１０１２ｃｍ−２の条件でイオン注入しＭＥＳ
ＦＥＴの動作層２を形成する（図２ａ）。次にＧａＡｓ
基板１の表面にＷＳｉ膜３をスパッタにより１００〜５
００ｎｍの厚さで被着する（図２ｂ）。次にＷＳｉ膜３
のＥ−ＦＥＴとなる領域をレジストをマスクとして反応
性イオンエッチング（ＲＩＥ）により開口し、ＧａＡｓ
基板１の表面にＷＳｉＮ膜４をスパッタにより１００〜
５００ｎｍの厚さで被着する（図２ｃ）。次にレジスト
１０をマスクとして反応性イオンエッチング（ＲＩＥ）
によりＷＳｉ膜３及びＷＳｉＮ膜４をエッチングしＥ−
ＦＥＴ及びＤ−ＦＥＴそれぞれのゲート電極を同時に形
成する（図２ｄ）。次にレジスト１０及びゲート電極を
マスクとしＳｉイオンを加速電圧８０ＫｅＶ、ドーズ量
２×１０１３ｃｍ−２の条件でイオン注入し高濃度層５
を自己整合法で形成する（図２ｅ）。次にＧａＡｓ基板
１の表面にＳｉＯ２ 膜等の絶縁膜１１をＣＶＤ法によ
り１０〜２００ｎｍの厚さで堆積させ、これをアニール
の保護膜として８００℃前後の温度で約２０分の熱処理
を行い注入された不純物を活性化する。次に絶縁膜１１
の所定の部分を開口しリフトオフ法によりＡｕＧｅ／Ｎ
ｉ合金を被着し熱処理を施すことにより、ソース電極６
及びドレイン電極７を形成する（図２ｆ）。このように
してＥ−ＦＥＴ及びＤ−ＦＥＴが製造され、しかるのち
に相互の配線を行うことによりＧａＡｓＭＥＳＦＥＴを
用いた集積回路が完成する。
【００１０】なお、集積回路を構成するＭＥＳＦＥＴの
種類はＥ−ＦＥＴとＤ−ＦＥＴに限らず、Ｅ−ＦＥＴと
Ｅ−ＦＥＴまたはＤ−ＦＥＴとＤ−ＦＥＴでも構わない
。また本発明においてゲート電極に用いる高融点金属合
金膜は上記ＷＳｉやＷＳｉＮに限らず、アニール工程を
経てもショットキー特性を保持する高融点金属合金膜、
たとえばＷＡｌ、ＷＮ、ＴｉＷを用いても良いことは言
うまでもない。さらに、高融点金属合金膜の材料または
高融点金属合金膜を構成する元素の組成比を変えること
により注入層の活性化率を制御することも可能であり、
高融点金属合金膜の材料または高融点金属合金膜を構成
する元素の組成比を適当に選ぶことにより、ＭＥＳＦＥ
Ｔのしきい値電圧を正確にかつ再現性良く設定できる。
種類はＥ−ＦＥＴとＤ−ＦＥＴに限らず、Ｅ−ＦＥＴと
Ｅ−ＦＥＴまたはＤ−ＦＥＴとＤ−ＦＥＴでも構わない
。また本発明においてゲート電極に用いる高融点金属合
金膜は上記ＷＳｉやＷＳｉＮに限らず、アニール工程を
経てもショットキー特性を保持する高融点金属合金膜、
たとえばＷＡｌ、ＷＮ、ＴｉＷを用いても良いことは言
うまでもない。さらに、高融点金属合金膜の材料または
高融点金属合金膜を構成する元素の組成比を変えること
により注入層の活性化率を制御することも可能であり、
高融点金属合金膜の材料または高融点金属合金膜を構成
する元素の組成比を適当に選ぶことにより、ＭＥＳＦＥ
Ｔのしきい値電圧を正確にかつ再現性良く設定できる。
【００１１】
【発明の効果】以上説明したように本発明によれば、イ
オン注入法などによって形成された同一動作層上に異な
る材料の高融点金属合金膜を用いてゲート電極を形成し
活性化アニールするために、高融点金属合金膜の材料に
よってＭＥＳＦＥＴのしきい値電圧が正確にかつ再現性
良く設定できる。したがって本発明によってＭＥＳＦＥ
Ｔのしきい値電圧が正確に制御でき、ＧａＡｓ集積回路
の歩留りは向上する。
オン注入法などによって形成された同一動作層上に異な
る材料の高融点金属合金膜を用いてゲート電極を形成し
活性化アニールするために、高融点金属合金膜の材料に
よってＭＥＳＦＥＴのしきい値電圧が正確にかつ再現性
良く設定できる。したがって本発明によってＭＥＳＦＥ
Ｔのしきい値電圧が正確に制御でき、ＧａＡｓ集積回路
の歩留りは向上する。
【図１】本発明の一実施例を説明するためのもので、Ｅ
−ＦＥＴとＤ−ＦＥＴから構成されるＧａＡｓ集積回路
の断面図である。
−ＦＥＴとＤ−ＦＥＴから構成されるＧａＡｓ集積回路
の断面図である。
【図２】本発明の一実施例を説明するためのもので、Ｅ
−ＦＥＴとＤ−ＦＥＴから構成されるＧａＡｓ集積回路
の製造方法を説明するための各製造工程における断面図
である。
−ＦＥＴとＤ−ＦＥＴから構成されるＧａＡｓ集積回路
の製造方法を説明するための各製造工程における断面図
である。
【図３】従来のＥ−ＦＥＴとＤ−ＦＥＴから構成される
ＧａＡｓ集積回路を説明するための断面図である。
ＧａＡｓ集積回路を説明するための断面図である。
１ 半絶縁性ＧａＡｓ基板
２ 動作層
３ ＷＳｉ膜
４ ＷＳｉＮ膜
５ 高濃度層
６ ソース電極
７ ドレイン電極
８ 動作層（Ｅ−ＦＥＴ）
９ 動作層（Ｄ−ＦＥＴ）
１０ レジスト
１１ 絶縁膜
Claims (2)
- 【請求項１】 化合物半導体基板に選択イオン注入に
よって形成された動作層と、前記動作層とショットキー
接合となる第１の高融点金属合金膜からなるゲート電極
を有する第１の電界効果トランジスタと、前記動作層と
ショットキー接合となる前記第１の高融点金属合金膜と
異なる材料の第２の高融点金属合金膜からなるゲート電
極を有する第２の電界効果トランジスタと、前記第１の
電界効果トランジスタと前記第２の電界効果トランジス
タが同一化合物半導体基板上に形成され回路が構成され
ることを特徴とする化合物半導体装置。 - 【請求項２】 化合物半導体基板に選択イオン注入を
行い動作層を形成する工程と、前記動作層とショットキ
ー接合となる第１の高融点金属合金膜を被着する工程と
、前記第１の高融点金属合金膜の所定の一部を除去する
工程と、前記動作層とショットキー接合となる前記第１
の高融点金属合金膜と異なる材料の第２の高融点金属合
金膜を被着する工程と、前記第１の高融点金属合金膜と
前記第２の高融点金属合金膜を同時にエッチングしゲー
ト電極を形成する工程と、前記ゲート電極を保護膜の一
部としてアニールし注入イオンの活性化を行う工程とを
含むことを特徴とする化合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3133965A JPH04359468A (ja) | 1991-06-05 | 1991-06-05 | 化合物半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3133965A JPH04359468A (ja) | 1991-06-05 | 1991-06-05 | 化合物半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04359468A true JPH04359468A (ja) | 1992-12-11 |
Family
ID=15117226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3133965A Pending JPH04359468A (ja) | 1991-06-05 | 1991-06-05 | 化合物半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04359468A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008010468A (ja) * | 2006-06-27 | 2008-01-17 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
-
1991
- 1991-06-05 JP JP3133965A patent/JPH04359468A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008010468A (ja) * | 2006-06-27 | 2008-01-17 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
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