JPS6347982A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6347982A JPS6347982A JP61193156A JP19315686A JPS6347982A JP S6347982 A JPS6347982 A JP S6347982A JP 61193156 A JP61193156 A JP 61193156A JP 19315686 A JP19315686 A JP 19315686A JP S6347982 A JPS6347982 A JP S6347982A
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- JP
- Japan
- Prior art keywords
- source
- drain
- substrate
- active layer
- mask
- Prior art date
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- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈発明の技術分野〉
本発明は電界効果トランジスタを含む半導体装置の改良
に関するものである。
に関するものである。
〈従来の技術〉
従来より、化合物半導体、とりわけＧａＡｓを用いたシ
ョットキーバリア型電界効果トランジスタ（以下、ＭＥ
ＳＦＥＴと略す）は、超高速、超高周波素子として優れ
た性能を有しており多用されている。このようなＭＥＳ
ＦＥＴにおいて、更に高速化するためにはゲート電極長
とソースとドレインｎ＋領域の間隔を短縮する必要があ
る。また、同一チップ内に、多数の素子を集積する場合
、活性層やｎ十領域をイオン注入を用いて形成すること
が均一性の点から有効である。
ョットキーバリア型電界効果トランジスタ（以下、ＭＥ
ＳＦＥＴと略す）は、超高速、超高周波素子として優れ
た性能を有しており多用されている。このようなＭＥＳ
ＦＥＴにおいて、更に高速化するためにはゲート電極長
とソースとドレインｎ＋領域の間隔を短縮する必要があ
る。また、同一チップ内に、多数の素子を集積する場合
、活性層やｎ十領域をイオン注入を用いて形成すること
が均一性の点から有効である。
第２図は、イオン注入技術を用いて製造された従来のＧ
ａＡｓＭＥＳＦＥＴの構造を模式的に示す図である。
ａＡｓＭＥＳＦＥＴの構造を模式的に示す図である。
第２図において、１１はソース電極、１２はゲ ゛−
ト電極、１３はドレイン電極、１４及び１５はソース及
びドレイン電極１１．１３のコンタクト抵抗を下げるた
めのｎ＋層、１６は活性層、１７は高抵抗ＧａＡｓ基板
である。
ト電極、１３はドレイン電極、１４及び１５はソース及
びドレイン電極１１．１３のコンタクト抵抗を下げるた
めのｎ＋層、１６は活性層、１７は高抵抗ＧａＡｓ基板
である。
上記ゲート電極１．２は電子ビーム直接露光技術等を用
いることで、０．２５μｍ以下に加工することが可能で
あり、またソース及びドレイン電極１１゜１３は極めて
ゲート電極１２に近接した構造となっている。
いることで、０．２５μｍ以下に加工することが可能で
あり、またソース及びドレイン電極１１゜１３は極めて
ゲート電極１２に近接した構造となっている。
〈発明が解決しようとする問題点〉
イオン注入技術を用いた従来のλＩＥＳＦＥＴでば、ソ
ースとドレインのｎ＋領域１４及び１５の底が、活性層
１６の底よりもかなり深くなっているだめ、ソースとド
レインのｎ十領域１４及び１５の間隔を短縮するにした
がって、ドレイン電極１３からソース電極１１へ基板１
７を通って流れる電流が増加し、実効的にゲート電極１
２の制御能力が低下する。このだめ、ソースとドレイン
のｎ＋領域１４及び１５の間隔を短縮しても、ＭＥＳＦ
ＥＴの相互コンダクタンス（以下ｇｍと略す）は予想外
に、向上しないという欠点があった。
ースとドレインのｎ＋領域１４及び１５の底が、活性層
１６の底よりもかなり深くなっているだめ、ソースとド
レインのｎ十領域１４及び１５の間隔を短縮するにした
がって、ドレイン電極１３からソース電極１１へ基板１
７を通って流れる電流が増加し、実効的にゲート電極１
２の制御能力が低下する。このだめ、ソースとドレイン
のｎ＋領域１４及び１５の間隔を短縮しても、ＭＥＳＦ
ＥＴの相互コンダクタンス（以下ｇｍと略す）は予想外
に、向上しないという欠点があった。
本発明は、上記の点に鑑みて創案されたもので、ソース
とドレインのｎ＋領領域間隔の短縮に伴なって生じる基
板電流を極めて小さく抑え、ＦＥＴのｇｍの向上を可能
ならしめる新しいＦＥＴ構造を備えだ半導体装置を提供
することを目的としたものである。
とドレインのｎ＋領領域間隔の短縮に伴なって生じる基
板電流を極めて小さく抑え、ＦＥＴのｇｍの向上を可能
ならしめる新しいＦＥＴ構造を備えだ半導体装置を提供
することを目的としたものである。
く問題点を解決するだめの手段〉
上記の目的を達成するため、本発明の半導体装置は、半
導体基板上にイオン注入法によって形成されるソース及
びドレインｎ−領域の底とゲート電極下の活性層の底の
高さが略等しくなるように構成している。
導体基板上にイオン注入法によって形成されるソース及
びドレインｎ−領域の底とゲート電極下の活性層の底の
高さが略等しくなるように構成している。
また、本発明の実施態様にあっては、半導体基板上のゲ
ート電極が形成される領域の近傍の半導体を選択的に除
去した構成となして、イオン注入技術を用いて半導体基
板上に形成されるソース及びドレインｎ−領域と活性層
の底がほぼ等しくなるように構成している。
ート電極が形成される領域の近傍の半導体を選択的に除
去した構成となして、イオン注入技術を用いて半導体基
板上に形成されるソース及びドレインｎ−領域と活性層
の底がほぼ等しくなるように構成している。
く作用〉
ソースとドレインのｎ＋領領域底と活性層の底をほぼ等
しくしているため、ソースとドレインのｎ＋領領域間隔
を極めて短縮した場合においても、基板に流れる電流が
極めて小さく抑えられる。
しくしているため、ソースとドレインのｎ＋領領域間隔
を極めて短縮した場合においても、基板に流れる電流が
極めて小さく抑えられる。
〈実施例〉
以下、図面を参照して本発明の半導体装置の一実施例を
その製造工程にしだがって説明する。
その製造工程にしだがって説明する。
まず、高抵抗ＧａＡｓ基板７に、ＦＥＴのソースのｎ＋
領域４及びドレインのｎ＋領域５をマスク８を用いてイ
オン注入により第１図（ａ）に示すように形成する。イ
オン注入条件は、加速電圧１５０ｋｅＶでドーズ量５Ｘ
１０ ｃｍ のＳ＋ イオンを注入した。次に第１
図（ｂ）に示すようにマスク８とは異なる膜９をＧａＡ
ｓ基板７の表面に形成し、またマスク８は除去する。マ
スク９によりゲート電極の形成される領域に開口してい
る部分より第１図（ｃ）に示すようにＧａＡｓ基板７を
適当な深さ、例えば１５００Ａだけエツチングする。次
に第１図（ｄ）に示すようにマスク９を用いて、イオン
注入により活性層（チャンネル領域）６を形成する。イ
オン注入条件は、加速電圧６０ｋｅＶでドーズ量５×１
０−一のＳｉイオンを注入した。また上記各注入層の活
性化のため例えばプラズマＣＶＤＳｉＮｘ保護膜を用い
た８００℃、１５分間のアニールを施した。以上の工程
により、ｎ 領域４及び５の底の深さは０．２５−０．
３μｍとなり、また活性層６の底の深さは０．１〜０１
５μｍとそり、ゲート電極の形成される領域の近傍の基
板表面をエツチングした活性層６の底がほぼ等しくなる
。次に第１図（ｅ）に示すようにマスク９を用いてゲー
十電％ ２ ヲ形成し、更に公知の方法によりソース電
極１及びドレイン電極３を形成し本発明の一実施例とし
てのＦＥＴの構造を完成する。
領域４及びドレインのｎ＋領域５をマスク８を用いてイ
オン注入により第１図（ａ）に示すように形成する。イ
オン注入条件は、加速電圧１５０ｋｅＶでドーズ量５Ｘ
１０ ｃｍ のＳ＋ イオンを注入した。次に第１
図（ｂ）に示すようにマスク８とは異なる膜９をＧａＡ
ｓ基板７の表面に形成し、またマスク８は除去する。マ
スク９によりゲート電極の形成される領域に開口してい
る部分より第１図（ｃ）に示すようにＧａＡｓ基板７を
適当な深さ、例えば１５００Ａだけエツチングする。次
に第１図（ｄ）に示すようにマスク９を用いて、イオン
注入により活性層（チャンネル領域）６を形成する。イ
オン注入条件は、加速電圧６０ｋｅＶでドーズ量５×１
０−一のＳｉイオンを注入した。また上記各注入層の活
性化のため例えばプラズマＣＶＤＳｉＮｘ保護膜を用い
た８００℃、１５分間のアニールを施した。以上の工程
により、ｎ 領域４及び５の底の深さは０．２５−０．
３μｍとなり、また活性層６の底の深さは０．１〜０１
５μｍとそり、ゲート電極の形成される領域の近傍の基
板表面をエツチングした活性層６の底がほぼ等しくなる
。次に第１図（ｅ）に示すようにマスク９を用いてゲー
十電％ ２ ヲ形成し、更に公知の方法によりソース電
極１及びドレイン電極３を形成し本発明の一実施例とし
てのＦＥＴの構造を完成する。
上記のような構成により、ソースとドレインのｎ＋領領
域極めて短縮した場合においても、基板と流れる電流は
極めて小さく抑えられ、まだ同時に、ゲート・ソース電
極間の寄生抵抗が低く抑えられる。
域極めて短縮した場合においても、基板と流れる電流は
極めて小さく抑えられ、まだ同時に、ゲート・ソース電
極間の寄生抵抗が低く抑えられる。
なお、上記マスク８および９は非晶質膜のンリコン酸化
膜中シリコン窒化膜またはＧａＡｓ等半導体のネイティ
ブ酸化膜等を用いてよいっまた基板７のエツチングは半
導体基板の種類によって異なるが、ＧａＡｓではリン酸
系、Ｓｉではヒドラジン等を用いてよい。まだ、第１図
における活性層６と、ソースとドレインのｎ′領域４及
び５の形成工程の順序は任意であり、以上の説明と逆に
行なうことも可能である。すなわち、ゲート領域の近傍
をエツチングした後、ソースからドレインに至る全領域
に活性層形成のだめのイオン注入を行ない、その後、ソ
ースとドレインのｎ＋領領域形成することも可能である
。
膜中シリコン窒化膜またはＧａＡｓ等半導体のネイティ
ブ酸化膜等を用いてよいっまた基板７のエツチングは半
導体基板の種類によって異なるが、ＧａＡｓではリン酸
系、Ｓｉではヒドラジン等を用いてよい。まだ、第１図
における活性層６と、ソースとドレインのｎ′領域４及
び５の形成工程の順序は任意であり、以上の説明と逆に
行なうことも可能である。すなわち、ゲート領域の近傍
をエツチングした後、ソースからドレインに至る全領域
に活性層形成のだめのイオン注入を行ない、その後、ソ
ースとドレインのｎ＋領領域形成することも可能である
。
また、上記したイオン注入条件及びエツチング量の値は
上記実施例に限定されるものではなく、本発明はソース
とドレインのｎ＋領領域底と活性層の底をほぼ等しくす
ることを特徴としており、そのためｎ＋領域４及び５の
底と活性層６の底がほぼ等しくなるように、上記エツチ
ング深さとイオン注入の条件を設定するようになせば良
い。
上記実施例に限定されるものではなく、本発明はソース
とドレインのｎ＋領領域底と活性層の底をほぼ等しくす
ることを特徴としており、そのためｎ＋領域４及び５の
底と活性層６の底がほぼ等しくなるように、上記エツチ
ング深さとイオン注入の条件を設定するようになせば良
い。
以上ＧａＡｓＭＥＳＦＥＴを例にとり、本発明の詳細な
説明したが、本発明はこれに限らず、ＧａＡｓ以外の化
合物半導体やＳｉ等の半導体にも適用することができる
。
説明したが、本発明はこれに限らず、ＧａＡｓ以外の化
合物半導体やＳｉ等の半導体にも適用することができる
。
〈発明の効果〉
以上のように本発明は、半導体装置のソースとドレイン
のｎ＋領領域底と活性層の底をほぼ等しくするように成
しており、この結果ソースとドレインのｎ＋領領域甑め
て短縮した場合においても、基板に流れる電流を極めて
小さく抑えることが可能となり、また同時に、ゲート・
ソース電極間の寄生抵抗を低く抑えることが可能なため
、ＦＥＴのｇｍを大福に向上させることが可能となる。
のｎ＋領領域底と活性層の底をほぼ等しくするように成
しており、この結果ソースとドレインのｎ＋領領域甑め
て短縮した場合においても、基板に流れる電流を極めて
小さく抑えることが可能となり、また同時に、ゲート・
ソース電極間の寄生抵抗を低く抑えることが可能なため
、ＦＥＴのｇｍを大福に向上させることが可能となる。
第１図（ａ）乃至（ｅ）はそれぞれ本発明一実施例装置
の製造工程の一例を説明するための基板断面を模式的に
示す図、第２図はイオン注入技術により製造された従来
のＦＥＴの構造例を示す模式図である０ １・・・ソース電極、２・・・ゲート電極、３・・・ド
レイン電極％４・・・ソースのｎ 領域、５・・・ドレ
インのｎ十領域、６・・・活性層、７・・・高抵抗Ｇａ
Ａｓ基板。 代理人 弁理士 杉 山 毅 至（他１名）（Ｇ） （ｄ） （ｅ） 第１図 第２図
の製造工程の一例を説明するための基板断面を模式的に
示す図、第２図はイオン注入技術により製造された従来
のＦＥＴの構造例を示す模式図である０ １・・・ソース電極、２・・・ゲート電極、３・・・ド
レイン電極％４・・・ソースのｎ 領域、５・・・ドレ
インのｎ十領域、６・・・活性層、７・・・高抵抗Ｇａ
Ａｓ基板。 代理人 弁理士 杉 山 毅 至（他１名）（Ｇ） （ｄ） （ｅ） 第１図 第２図
Claims (1)
- 【特許請求の範囲】 １、半導体基板上にイオン注入法によって形成されるソ
ース及びドレインｎ＾＋領域の底とゲート電極下の活性
層の底の高さが略等しくなしたことを特徴とする半導体
装置。 ２、前記ゲート電極の形成される領域の近傍の半導体を
選択的に除去してなることを特徴とする特許請求の範囲
第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61193156A JPS6347982A (ja) | 1986-08-18 | 1986-08-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61193156A JPS6347982A (ja) | 1986-08-18 | 1986-08-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6347982A true JPS6347982A (ja) | 1988-02-29 |
Family
ID=16303212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61193156A Pending JPS6347982A (ja) | 1986-08-18 | 1986-08-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6347982A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6461063A (en) * | 1987-09-01 | 1989-03-08 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
| JPH04171733A (ja) * | 1990-11-02 | 1992-06-18 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59104622A (ja) * | 1982-10-27 | 1984-06-16 | ピルキントン・ピー・エル・シー | 改良されたコンタクトレンズ |
| JPS59124331U (ja) * | 1983-02-10 | 1984-08-21 | 篠崎 田鶴子 | 多色識別メガネ |
-
1986
- 1986-08-18 JP JP61193156A patent/JPS6347982A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59104622A (ja) * | 1982-10-27 | 1984-06-16 | ピルキントン・ピー・エル・シー | 改良されたコンタクトレンズ |
| JPS59124331U (ja) * | 1983-02-10 | 1984-08-21 | 篠崎 田鶴子 | 多色識別メガネ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6461063A (en) * | 1987-09-01 | 1989-03-08 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
| JPH04171733A (ja) * | 1990-11-02 | 1992-06-18 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
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