JPH04360091A - メモリ制御回路 - Google Patents
メモリ制御回路Info
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- JPH04360091A JPH04360091A JP3134884A JP13488491A JPH04360091A JP H04360091 A JPH04360091 A JP H04360091A JP 3134884 A JP3134884 A JP 3134884A JP 13488491 A JP13488491 A JP 13488491A JP H04360091 A JPH04360091 A JP H04360091A
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- Japan
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- memory
- read
- write
- pointer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＲＡＭを用いて先入れ
先出しメモリすなわちＦＩＦＯメモリを構成するための
メモリ制御回路に関するものである。
先出しメモリすなわちＦＩＦＯメモリを構成するための
メモリ制御回路に関するものである。
【０００２】
【従来の技術】ディジタル回路において、データを書き
込んだり読み出したりするメモリの役割は重要である。 メモリの種類にも様々なものがあるが、データを遅延さ
せたり、動作速度を変換する目的では、データを書き込
んだのと同じ順番で読み出されるＦＩＦＯ（Ｆｉｒｓｔ
Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）メモリがよく用い
られる。
込んだり読み出したりするメモリの役割は重要である。 メモリの種類にも様々なものがあるが、データを遅延さ
せたり、動作速度を変換する目的では、データを書き込
んだのと同じ順番で読み出されるＦＩＦＯ（Ｆｉｒｓｔ
Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）メモリがよく用い
られる。
【０００３】このようなＦＩＦＯメモリをＲＡＭを用い
て構成する場合、従来は図５のようなメモリ制御回路を
用いていた。この従来のメモリ制御回路は、ＤＰ−ＲＡ
Ｍ（デュアルポートＲＡＭ）からなるメモリ３１をＦＩ
ＦＯメモリとして用いるために、書き込みポインタ３２
と、読み出しポインタ３３と、書き込み制御部３４と、
読み出し制御部３５と、アップダウンカウンタ３６と、
カウンタ値判定部３７とにより構成されていた。書き込
みポインタ３２は、書き込み制御部３４からデータ書き
込みの指示を受けると、メモリ３１に対してデータを書
き込む４ビットの書き込みアドレスを指定して書き込み
動作を行う。書き込み制御部３４は、外部からの書き込
みイネーブル信号により書き込みポインタ３２に対して
書き込みを指示する。読み出しポインタ３３は、メモリ
３１に対してデータを読み出す４ビットの読み出しアド
レスを指定して読み出し動作を行う。読み出し制御部３
５は、外部からの読み出しイネーブル信号により読み出
しポインタ３３に対して読み出しを指示する。アップダ
ウンカウンタ３６は、現在メモリ３１内に記憶されてい
るデータ数を管理する。カウンタ値判定部３７は、アッ
プダウンカウンタ３６のカウント値を判定して書き込み
及び読み出し禁止信号を出力する。
て構成する場合、従来は図５のようなメモリ制御回路を
用いていた。この従来のメモリ制御回路は、ＤＰ−ＲＡ
Ｍ（デュアルポートＲＡＭ）からなるメモリ３１をＦＩ
ＦＯメモリとして用いるために、書き込みポインタ３２
と、読み出しポインタ３３と、書き込み制御部３４と、
読み出し制御部３５と、アップダウンカウンタ３６と、
カウンタ値判定部３７とにより構成されていた。書き込
みポインタ３２は、書き込み制御部３４からデータ書き
込みの指示を受けると、メモリ３１に対してデータを書
き込む４ビットの書き込みアドレスを指定して書き込み
動作を行う。書き込み制御部３４は、外部からの書き込
みイネーブル信号により書き込みポインタ３２に対して
書き込みを指示する。読み出しポインタ３３は、メモリ
３１に対してデータを読み出す４ビットの読み出しアド
レスを指定して読み出し動作を行う。読み出し制御部３
５は、外部からの読み出しイネーブル信号により読み出
しポインタ３３に対して読み出しを指示する。アップダ
ウンカウンタ３６は、現在メモリ３１内に記憶されてい
るデータ数を管理する。カウンタ値判定部３７は、アッ
プダウンカウンタ３６のカウント値を判定して書き込み
及び読み出し禁止信号を出力する。
【０００４】上記従来のメモリ制御回路において、メモ
リ３１のアドレスは４ビットであるものとする。データ
が記憶される際には、外部から書き込みイネーブル信号
が書き込み制御部３４に入力される。これにより書き込
み制御部３４は、書き込みポインタ３２に対して書き込
みを指示する。これにより書き込みポインタ３２は、メ
モリ３１に対して現在示しているポインタ値にあたる書
き込みアドレスにデータを書き込ませる。書き込み終了
後、書き込みポインタ３２の値は１インクリメントされ
る。
リ３１のアドレスは４ビットであるものとする。データ
が記憶される際には、外部から書き込みイネーブル信号
が書き込み制御部３４に入力される。これにより書き込
み制御部３４は、書き込みポインタ３２に対して書き込
みを指示する。これにより書き込みポインタ３２は、メ
モリ３１に対して現在示しているポインタ値にあたる書
き込みアドレスにデータを書き込ませる。書き込み終了
後、書き込みポインタ３２の値は１インクリメントされ
る。
【０００５】一方、データを読み出す際には、外部から
読み出し制御部３５に読み出しイネーブル信号が入力さ
れる。これにより読み出し制御部３５は、読み出しポイ
ンタ３３に対して読み出しを指示する。これにより読み
出しポインタ３３は、メモリ３１に対して現在示してい
るポインタ値にあたる読み出しアドレスに記憶されてい
るデータを出力させる。読み出し終了後、読み出しポイ
ンタ３３の値は１インクリメントされる。
読み出し制御部３５に読み出しイネーブル信号が入力さ
れる。これにより読み出し制御部３５は、読み出しポイ
ンタ３３に対して読み出しを指示する。これにより読み
出しポインタ３３は、メモリ３１に対して現在示してい
るポインタ値にあたる読み出しアドレスに記憶されてい
るデータを出力させる。読み出し終了後、読み出しポイ
ンタ３３の値は１インクリメントされる。
【０００６】ところでアップダウンカウンタ３６は、書
き込み制御部３４からの信号によりメモリ３１に１回書
き込みが行われたことを認知すると、カウンタ値を１イ
ンクリメントする。一方、読み出し制御部３５からの信
号によりメモリ３１から１回読み出しが行われたことを
認知すると、カウンタ値を１デクリメントする。したが
って、アップダウンカウンタ３６の値は、現在メモリ３
１内に蓄えられているデータ数を示すことになる。デー
タ数の値はカウンタ値判定部３７に入力される。データ
数がメモリ３１のアドレス数と一致した場合は、メモリ
３１内がデータで満たされている状態であるから、カウ
ンタ値判定部３７はこれ以上データを書き込めないこと
を示す信号ＦＦを出力する。一方、データ数が０の場合
は、メモリ３１内にはデータが存在しない状態であるか
ら、カウンタ値判定部３７はこれ以上データを読み出せ
ないことを示す信号ＥＦを出力する。
き込み制御部３４からの信号によりメモリ３１に１回書
き込みが行われたことを認知すると、カウンタ値を１イ
ンクリメントする。一方、読み出し制御部３５からの信
号によりメモリ３１から１回読み出しが行われたことを
認知すると、カウンタ値を１デクリメントする。したが
って、アップダウンカウンタ３６の値は、現在メモリ３
１内に蓄えられているデータ数を示すことになる。デー
タ数の値はカウンタ値判定部３７に入力される。データ
数がメモリ３１のアドレス数と一致した場合は、メモリ
３１内がデータで満たされている状態であるから、カウ
ンタ値判定部３７はこれ以上データを書き込めないこと
を示す信号ＦＦを出力する。一方、データ数が０の場合
は、メモリ３１内にはデータが存在しない状態であるか
ら、カウンタ値判定部３７はこれ以上データを読み出せ
ないことを示す信号ＥＦを出力する。
【０００７】
【発明が解決しようとする課題】上記従来のメモリ制御
回路においては、現在のメモリ３１内のデータ数を管理
するためにアップダウンカウンタ３６が必要となる。こ
のため、ハードウェアの規模が大きくなるという問題点
があった。本発明はかかる事情に鑑みて成されたもので
あり、ハードウェアの規模を小さくできるメモリ制御回
路を提供することを目的とする。
回路においては、現在のメモリ３１内のデータ数を管理
するためにアップダウンカウンタ３６が必要となる。こ
のため、ハードウェアの規模が大きくなるという問題点
があった。本発明はかかる事情に鑑みて成されたもので
あり、ハードウェアの規模を小さくできるメモリ制御回
路を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、ｎビット（ｎ
は正の整数）の書き込みおよび読み出しアドレスを有す
るＲＡＭからなるメモリを先入れ先出しメモリとして用
いるためのメモリ制御回路において、前記メモリへのデ
ータの書き込み毎に１インクリメントされる（ｎ＋１）
ビットのカウンタとして動作し、出力の下位ｎビットが
前記メモリへの書き込みアドレスとして用いられ、出力
の最上位ビットが書き込み制御用ビットとして用いられ
る書き込みポインタと、前記メモリからのデータの読み
出し毎に１インクリメントされる（ｎ＋１）ビットのカ
ウンタとして動作し、出力の下位ｎビットが前記メモリ
への読み出しアドレスとして用いられ、出力の最上位ビ
ットが読み出し制御用ビットとして用いられる読み出し
ポインタと、前記書き込みポインタの出力と前記読み出
しポインタの出力とを比較して、前記書き込みアドレス
と前記読み出しアドレスとが等しく、かつ前記書き込み
制御用ビットと前記読み出し制御用ビットとが等しくな
い場合は、前記メモリへの書き込みを禁止する書き込み
禁止信号を出力し、前記書き込みアドレスと前記読み出
しアドレスとが等しく、かつ前記書き込み制御用ビット
と前記読み出し制御用ビットとが等しい場合は、前記メ
モリからの読み出しを禁止する読み出し禁止信号を出力
するポインタ値比較部とを有することを特徴としている
。
は正の整数）の書き込みおよび読み出しアドレスを有す
るＲＡＭからなるメモリを先入れ先出しメモリとして用
いるためのメモリ制御回路において、前記メモリへのデ
ータの書き込み毎に１インクリメントされる（ｎ＋１）
ビットのカウンタとして動作し、出力の下位ｎビットが
前記メモリへの書き込みアドレスとして用いられ、出力
の最上位ビットが書き込み制御用ビットとして用いられ
る書き込みポインタと、前記メモリからのデータの読み
出し毎に１インクリメントされる（ｎ＋１）ビットのカ
ウンタとして動作し、出力の下位ｎビットが前記メモリ
への読み出しアドレスとして用いられ、出力の最上位ビ
ットが読み出し制御用ビットとして用いられる読み出し
ポインタと、前記書き込みポインタの出力と前記読み出
しポインタの出力とを比較して、前記書き込みアドレス
と前記読み出しアドレスとが等しく、かつ前記書き込み
制御用ビットと前記読み出し制御用ビットとが等しくな
い場合は、前記メモリへの書き込みを禁止する書き込み
禁止信号を出力し、前記書き込みアドレスと前記読み出
しアドレスとが等しく、かつ前記書き込み制御用ビット
と前記読み出し制御用ビットとが等しい場合は、前記メ
モリからの読み出しを禁止する読み出し禁止信号を出力
するポインタ値比較部とを有することを特徴としている
。
【０００９】
【作用】書き込みポインタは、メモリへのデータの書き
込み毎に１インクリメントされる（ｎ＋１）ビットのカ
ウンタとして動作し、出力の下位ｎビットがメモリへの
書き込みアドレスとして用いられ、出力の最上位ビット
が書き込み制御用ビットとして用いられる。読み出しポ
インタは、メモリからのデータの読み出し毎に１インク
リメントされる（ｎ＋１）ビットのカウンタとして動作
し、出力の下位ｎビットがメモリへの読み出しアドレス
として用いられ、出力の最上位ビットが読み出し制御用
ビットとして用いられる。ポインタ値比較部は、書き込
みポインタの出力と読み出しポインタの出力とを比較し
て、書き込みアドレスと読み出しアドレスとが等しく、
かつ書き込み制御用ビットと読み出し制御用ビットとが
等しくない場合は、メモリへの書き込みを禁止する書き
込み禁止信号を出力し、書き込みアドレスと読み出しア
ドレスとが等しく、かつ書き込み制御用ビットと読み出
し制御用ビットとが等しい場合は、メモリからの読み出
しを禁止する読み出し禁止信号を出力する。
込み毎に１インクリメントされる（ｎ＋１）ビットのカ
ウンタとして動作し、出力の下位ｎビットがメモリへの
書き込みアドレスとして用いられ、出力の最上位ビット
が書き込み制御用ビットとして用いられる。読み出しポ
インタは、メモリからのデータの読み出し毎に１インク
リメントされる（ｎ＋１）ビットのカウンタとして動作
し、出力の下位ｎビットがメモリへの読み出しアドレス
として用いられ、出力の最上位ビットが読み出し制御用
ビットとして用いられる。ポインタ値比較部は、書き込
みポインタの出力と読み出しポインタの出力とを比較し
て、書き込みアドレスと読み出しアドレスとが等しく、
かつ書き込み制御用ビットと読み出し制御用ビットとが
等しくない場合は、メモリへの書き込みを禁止する書き
込み禁止信号を出力し、書き込みアドレスと読み出しア
ドレスとが等しく、かつ書き込み制御用ビットと読み出
し制御用ビットとが等しい場合は、メモリからの読み出
しを禁止する読み出し禁止信号を出力する。
【００１０】
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。図１は本発明の一実施例におけるメモリ制御
回路を備えたＦＩＦＯメモリの構成図で、メモリ制御回
路は、ＤＰ−ＲＡＭからなるメモリ１をＦＩＦＯメモリ
として用いるために、書き込みポインタ２と、読み出し
ポインタ３と、ポインタ値比較部４と、書き込み制御部
５と、読み出し制御部６とにより構成されている。書き
込みポインタ２は、書き込み制御部５からデータ書き込
みの指示を受けると、信号線ａを通じてメモリ１に対し
て書き込みアドレスを指定して書き込み動作を行わせる
。書き込み制御部５は、外部からの書き込みイネーブル
信号により書き込みポインタ２に対して書き込みを指示
する。読み出しポインタ３は、信号線ｂを通じてメモリ
１に対して読み出しアドレスを指定して読み出し動作を
行わせる。読み出し制御部６は、外部からの読み出しイ
ネーブル信号により読み出しポインタ３に対して読み出
しを指示する。ポインタ値比較部４は、メモリ１内のデ
ータ数を判定して外部に対して書き込み禁止信号ＦＦあ
るいは読み出し禁止信号ＥＦを出力する。
説明する。図１は本発明の一実施例におけるメモリ制御
回路を備えたＦＩＦＯメモリの構成図で、メモリ制御回
路は、ＤＰ−ＲＡＭからなるメモリ１をＦＩＦＯメモリ
として用いるために、書き込みポインタ２と、読み出し
ポインタ３と、ポインタ値比較部４と、書き込み制御部
５と、読み出し制御部６とにより構成されている。書き
込みポインタ２は、書き込み制御部５からデータ書き込
みの指示を受けると、信号線ａを通じてメモリ１に対し
て書き込みアドレスを指定して書き込み動作を行わせる
。書き込み制御部５は、外部からの書き込みイネーブル
信号により書き込みポインタ２に対して書き込みを指示
する。読み出しポインタ３は、信号線ｂを通じてメモリ
１に対して読み出しアドレスを指定して読み出し動作を
行わせる。読み出し制御部６は、外部からの読み出しイ
ネーブル信号により読み出しポインタ３に対して読み出
しを指示する。ポインタ値比較部４は、メモリ１内のデ
ータ数を判定して外部に対して書き込み禁止信号ＦＦあ
るいは読み出し禁止信号ＥＦを出力する。
【００１１】次に動作を説明する。データを書き込む際
には、外部から信号線ｃを通じて書き込み制御部５に書
き込みイネーブル信号が入力される。これにより書き込
み制御部５は、信号線ｄを通じて書き込みポインタ２に
対して書き込みを指示する。これにより書き込みポイン
タ２は、５ビットのポインタ値のうち、下位４ビットを
書き込みアドレスとして信号線ａを通じてメモリ１に供
給し、５ビットのポインタ値全てを信号線ｅを通じてポ
インタ値比較部４に供給する。メモリ１は、信号線ｆを
通じて入力されたデータを、書き込みポインタ２が指定
する４ビットの書き込みアドレスの値のアドレスに記憶
する。書き込み終了後、書き込みポインタ２のポインタ
値は１インクリメントされる。
には、外部から信号線ｃを通じて書き込み制御部５に書
き込みイネーブル信号が入力される。これにより書き込
み制御部５は、信号線ｄを通じて書き込みポインタ２に
対して書き込みを指示する。これにより書き込みポイン
タ２は、５ビットのポインタ値のうち、下位４ビットを
書き込みアドレスとして信号線ａを通じてメモリ１に供
給し、５ビットのポインタ値全てを信号線ｅを通じてポ
インタ値比較部４に供給する。メモリ１は、信号線ｆを
通じて入力されたデータを、書き込みポインタ２が指定
する４ビットの書き込みアドレスの値のアドレスに記憶
する。書き込み終了後、書き込みポインタ２のポインタ
値は１インクリメントされる。
【００１２】一方、データを読み出す際には、外部から
信号線ｇを通じて読み出し制御部６に読み出しイネーブ
ル信号が入力される。これにより読み出し制御部６は、
信号線ｈを通じて読み出しポインタ３に対して読み出し
を指示する。これにより読み出しポインタ３は、５ビッ
トのポインタ値のうち、下位４ビットを読み出しアドレ
スとして信号線ｂを通じてメモリ１に供給し、５ビット
のポインタ値全てを信号線ｉを通じてポインタ値比較部
４に入力する。メモリ１は、読み出しポインタ３が指定
する４ビットの読み出しアドレスに記憶されているデー
タを信号線ｊを通じて出力する。読み出し終了後、読み
出しポインタ３のポインタ値は１インクリメントされる
。
信号線ｇを通じて読み出し制御部６に読み出しイネーブ
ル信号が入力される。これにより読み出し制御部６は、
信号線ｈを通じて読み出しポインタ３に対して読み出し
を指示する。これにより読み出しポインタ３は、５ビッ
トのポインタ値のうち、下位４ビットを読み出しアドレ
スとして信号線ｂを通じてメモリ１に供給し、５ビット
のポインタ値全てを信号線ｉを通じてポインタ値比較部
４に入力する。メモリ１は、読み出しポインタ３が指定
する４ビットの読み出しアドレスに記憶されているデー
タを信号線ｊを通じて出力する。読み出し終了後、読み
出しポインタ３のポインタ値は１インクリメントされる
。
【００１３】ここで、書き込みおよび読み出し禁止信号
の出力について説明する。電源投入時は初期状態として
書き込みポインタ２および読み出しポインタ３の値がリ
セットされる。書き込みポインタ２および読み出しポイ
ンタ３が指定するポインタ値の関係は、最上位ビットが
”０”の領域と”１”の領域とに分けると図２のように
表すことができる。図２のリング内の値（０〜１５）は
メモリ１に入力される４ビットのアドレス値である。
の出力について説明する。電源投入時は初期状態として
書き込みポインタ２および読み出しポインタ３の値がリ
セットされる。書き込みポインタ２および読み出しポイ
ンタ３が指定するポインタ値の関係は、最上位ビットが
”０”の領域と”１”の領域とに分けると図２のように
表すことができる。図２のリング内の値（０〜１５）は
メモリ１に入力される４ビットのアドレス値である。
【００１４】まず、図３のような状態を考える。この状
態は、メモリ１に入力されている書き込みポインタ２か
らの書き込みアドレスの値と読み出しポインタ３からの
読み出しアドレスの値とが等しいが、最上位ビット、す
なわち書き込みポインタ２からの書き込み制御用ビット
と読み出しポインタ３からの読み出し制御用ビットとが
異なっている状態である。このときのメモリ１内のデー
タは、全てのアドレスについて新しいデータが書き込ま
れており、まだどのアドレスのデータも読み出されてい
ない。言い換えれば、書き込みが読み出しを追い越す寸
前の状態である。したがって、この状態でデータの書き
込みを行うと、書き込まれたアドレスに記憶されていた
データが読み出されずに消去されてしまうことになる。 そこで、このときポインタ値比較部４は、信号線ｋを通
じて外部に対して書き込み禁止信号ＦＦを出力する。
態は、メモリ１に入力されている書き込みポインタ２か
らの書き込みアドレスの値と読み出しポインタ３からの
読み出しアドレスの値とが等しいが、最上位ビット、す
なわち書き込みポインタ２からの書き込み制御用ビット
と読み出しポインタ３からの読み出し制御用ビットとが
異なっている状態である。このときのメモリ１内のデー
タは、全てのアドレスについて新しいデータが書き込ま
れており、まだどのアドレスのデータも読み出されてい
ない。言い換えれば、書き込みが読み出しを追い越す寸
前の状態である。したがって、この状態でデータの書き
込みを行うと、書き込まれたアドレスに記憶されていた
データが読み出されずに消去されてしまうことになる。 そこで、このときポインタ値比較部４は、信号線ｋを通
じて外部に対して書き込み禁止信号ＦＦを出力する。
【００１５】一方、図４のような状態を考える。この状
態は、メモリ１に入力されている書き込みポインタ２か
らの書き込みアドレスの値と読み出しポインタ３からの
読み出しアドレスの値とが等しく、かつ最上位ビット、
すなわち書き込みポインタ２からの書き込み制御用ビッ
トと読み出しポインタ３からの読み出し制御用ビットと
が等しい状態である。このときのメモリ１内のデータは
、全てのアドレスについてすでにデータが読み出されて
おり、まだどのアドレスにも新しいデータは書き込まれ
ていない。言い換えれば、読み出しが書き込みを追い越
す寸前の状態である。したがって、この状態でデータの
読み出しを行うと、すでに読み出されたデータを再び読
み出すことになる。そこで、このときポインタ値比較部
４は、信号線ｍを通じて外部に対して読み出し禁止信号
ＥＦを出力する。
態は、メモリ１に入力されている書き込みポインタ２か
らの書き込みアドレスの値と読み出しポインタ３からの
読み出しアドレスの値とが等しく、かつ最上位ビット、
すなわち書き込みポインタ２からの書き込み制御用ビッ
トと読み出しポインタ３からの読み出し制御用ビットと
が等しい状態である。このときのメモリ１内のデータは
、全てのアドレスについてすでにデータが読み出されて
おり、まだどのアドレスにも新しいデータは書き込まれ
ていない。言い換えれば、読み出しが書き込みを追い越
す寸前の状態である。したがって、この状態でデータの
読み出しを行うと、すでに読み出されたデータを再び読
み出すことになる。そこで、このときポインタ値比較部
４は、信号線ｍを通じて外部に対して読み出し禁止信号
ＥＦを出力する。
【００１６】このように、書き込みポインタ２のポイン
タ値と読み出しポインタ３のポインタ値とを比較するこ
とによってメモリ１内のデータ数を管理するので、書き
込みおよび読み出し禁止の判定において図５のアップダ
ウンカウンタ３６が不要となることから、ハードウェア
規模を小さくでき、回路の小型化および製作コストの低
減を実現できる。
タ値と読み出しポインタ３のポインタ値とを比較するこ
とによってメモリ１内のデータ数を管理するので、書き
込みおよび読み出し禁止の判定において図５のアップダ
ウンカウンタ３６が不要となることから、ハードウェア
規模を小さくでき、回路の小型化および製作コストの低
減を実現できる。
【００１７】なお上記実施例では書き込みおよび読み出
しアドレスを４ビットとしたが、これはメモリ１の容量
に応じて任意に設定可能である。
しアドレスを４ビットとしたが、これはメモリ１の容量
に応じて任意に設定可能である。
【００１８】
【発明の効果】以上説明したように本発明によれば、書
き込みポインタの出力の最上位ビットを書き込み制御用
ビットとして用い、読み出しポインタの出力の最上位ビ
ットを読み出し制御用ビットとして用いて、書き込みポ
インタの出力と読み出しポインタの出力とを比較するこ
とによってメモリ内のデータ数を管理するので、書き込
みおよび読み出し禁止の判定において従来のアップダウ
ンカウンタが不要となることから、ハードウェア規模を
小さくでき、回路の小型化および製作コストの低減を実
現できるという優れた効果を奏する。
き込みポインタの出力の最上位ビットを書き込み制御用
ビットとして用い、読み出しポインタの出力の最上位ビ
ットを読み出し制御用ビットとして用いて、書き込みポ
インタの出力と読み出しポインタの出力とを比較するこ
とによってメモリ内のデータ数を管理するので、書き込
みおよび読み出し禁止の判定において従来のアップダウ
ンカウンタが不要となることから、ハードウェア規模を
小さくでき、回路の小型化および製作コストの低減を実
現できるという優れた効果を奏する。
【図１】本発明の一実施例におけるメモリ制御回路を備
えたＦＩＦＯメモリの構成図である。
えたＦＩＦＯメモリの構成図である。
【図２】書き込みアドレスと読み出しアドレスとの関係
の説明図である。
の説明図である。
【図３】書き込み禁止状態のときの書き込みアドレスと
読み出しアドレスとの関係の説明図である。
読み出しアドレスとの関係の説明図である。
【図４】読み出し禁止状態のときの書き込みアドレスと
読み出しアドレスとの関係の説明図である。
読み出しアドレスとの関係の説明図である。
【図５】従来のメモリ制御回路を備えたＦＩＦＯメモリ
の構成図である。
の構成図である。
１ メモリ
２ 書き込みポインタ
３ 読み出しポインタ
４ ポインタ値比較部
５ 書き込み制御部
６ 読み出し制御部
Claims (1)
- 【請求項１】 ｎビット（ｎは正の整数）の書き込み
および読み出しアドレスを有するＲＡＭからなるメモリ
を先入れ先出しメモリとして用いるためのメモリ制御回
路において、前記メモリへのデータの書き込み毎に１イ
ンクリメントされる（ｎ＋１）ビットのカウンタとして
動作し、出力の下位ｎビットが前記メモリへの書き込み
アドレスとして用いられ、出力の最上位ビットが書き込
み制御用ビットとして用いられる書き込みポインタと、
前記メモリからのデータの読み出し毎に１インクリメン
トされる（ｎ＋１）ビットのカウンタとして動作し、出
力の下位ｎビットが前記メモリへの読み出しアドレスと
して用いられ、出力の最上位ビットが読み出し制御用ビ
ットとして用いられる読み出しポインタと、前記書き込
みポインタの出力と前記読み出しポインタの出力とを比
較して、前記書き込みアドレスと前記読み出しアドレス
とが等しく、かつ前記書き込み制御用ビットと前記読み
出し制御用ビットとが等しくない場合は、前記メモリへ
の書き込みを禁止する書き込み禁止信号を出力し、前記
書き込みアドレスと前記読み出しアドレスとが等しく、
かつ前記書き込み制御用ビットと前記読み出し制御用ビ
ットとが等しい場合は、前記メモリからの読み出しを禁
止する読み出し禁止信号を出力するポインタ値比較部と
、を有することを特徴とするメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3134884A JPH04360091A (ja) | 1991-06-06 | 1991-06-06 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3134884A JPH04360091A (ja) | 1991-06-06 | 1991-06-06 | メモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04360091A true JPH04360091A (ja) | 1992-12-14 |
Family
ID=15138762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3134884A Pending JPH04360091A (ja) | 1991-06-06 | 1991-06-06 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04360091A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07327038A (ja) * | 1994-06-01 | 1995-12-12 | Nec Corp | データ受信装置およびバッファ管理方法 |
-
1991
- 1991-06-06 JP JP3134884A patent/JPH04360091A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07327038A (ja) * | 1994-06-01 | 1995-12-12 | Nec Corp | データ受信装置およびバッファ管理方法 |
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